SPRUJ42 User guide

SPRUJ42E March 2022 – October 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1

PRODUCTION DATA

4.2.2.60 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG1 Register

2.2.60.1 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG1 Register (Offset = 384h) [reset = 0h]

Enable Clear Register 1

Table 4-541 Instance Table

Instance Name	Physical Address
ICSSM0	4802 0384h

Figure 4-254 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG1 Name Register

31	30	29	28	27	26	25	24
ENABLE_63_CLR	ENABLE_62_CLR	ENABLE_61_CLR	ENABLE_60_CLR	ENABLE_59_CLR	ENABLE_58_CLR	ENABLE_57_CLR	ENABLE_56_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h
23	22	21	20	19	18	17	16
ENABLE_55_CLR	ENABLE_54_CLR	ENABLE_53_CLR	ENABLE_52_CLR	ENABLE_51_CLR	ENABLE_50_CLR	ENABLE_49_CLR	ENABLE_48_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h
15	14	13	12	11	10	9	8
ENABLE_47_CLR	ENABLE_46_CLR	ENABLE_45_CLR	ENABLE_44_CLR	ENABLE_43_CLR	ENABLE_42_CLR	ENABLE_41_CLR	ENABLE_40_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h
7	6	5	4	3	2	1	0
ENABLE_39_CLR	ENABLE_38_CLR	ENABLE_37_CLR	ENABLE_36_CLR	ENABLE_35_CLR	ENABLE_34_CLR	ENABLE_33_CLR	ENABLE_32_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h

Table 4-542 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG1 Register Field Descriptions

Bit	Field	Type	Reset	Description
31	ENABLE_63_CLR	W1TC	0h	Enable clear for intr_in[63]
30	ENABLE_62_CLR	W1TC	0h	Enable clear for intr_in[62]
29	ENABLE_61_CLR	W1TC	0h	Enable clear for intr_in[61]
28	ENABLE_60_CLR	W1TC	0h	Enable clear for intr_in[60]
27	ENABLE_59_CLR	W1TC	0h	Enable clear for intr_in[59]
26	ENABLE_58_CLR	W1TC	0h	Enable clear for intr_in[58]
25	ENABLE_57_CLR	W1TC	0h	Enable clear for intr_in[57]
24	ENABLE_56_CLR	W1TC	0h	Enable clear for intr_in[56]
23	ENABLE_55_CLR	W1TC	0h	Enable clear for intr_in[55]
22	ENABLE_54_CLR	W1TC	0h	Enable clear for intr_in[54]
21	ENABLE_53_CLR	W1TC	0h	Enable clear for intr_in[53]
20	ENABLE_52_CLR	W1TC	0h	Enable clear for intr_in[52]
19	ENABLE_51_CLR	W1TC	0h	Enable clear for intr_in[51]
18	ENABLE_50_CLR	W1TC	0h	Enable clear for intr_in[50]
17	ENABLE_49_CLR	W1TC	0h	Enable clear for intr_in[49]
16	ENABLE_48_CLR	W1TC	0h	Enable clear for intr_in[48]
15	ENABLE_47_CLR	W1TC	0h	Enable clear for intr_in[47]
14	ENABLE_46_CLR	W1TC	0h	Enable clear for intr_in[46]
13	ENABLE_45_CLR	W1TC	0h	Enable clear for intr_in[45]
12	ENABLE_44_CLR	W1TC	0h	Enable clear for intr_in[44]
11	ENABLE_43_CLR	W1TC	0h	Enable clear for intr_in[43]
10	ENABLE_42_CLR	W1TC	0h	Enable clear for intr_in[42]
9	ENABLE_41_CLR	W1TC	0h	Enable clear for intr_in[41]
8	ENABLE_40_CLR	W1TC	0h	Enable clear for intr_in[40]
7	ENABLE_39_CLR	W1TC	0h	Enable clear for intr_in[39]
6	ENABLE_38_CLR	W1TC	0h	Enable clear for intr_in[38]
5	ENABLE_37_CLR	W1TC	0h	Enable clear for intr_in[37]
4	ENABLE_36_CLR	W1TC	0h	Enable clear for intr_in[36]
3	ENABLE_35_CLR	W1TC	0h	Enable clear for intr_in[35]
2	ENABLE_34_CLR	W1TC	0h	Enable clear for intr_in[34]
1	ENABLE_33_CLR	W1TC	0h	Enable clear for intr_in[33]
0	ENABLE_32_CLR	W1TC	0h	Enable clear for intr_in[32]