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SPRUJ42E March 2022 – October 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1

PRODUCTION DATA

4.2.2.59 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG0 Register

2.2.59.1 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG0 Register (Offset = 380h) [reset = 0h]

Enable Clear Register 0

Table 4-539 Instance Table

Instance Name	Physical Address
ICSSM0	4802 0380h

Figure 4-253 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG0 Name Register

31	30	29	28	27	26	25	24
ENABLE_31_CLR	ENABLE_30_CLR	ENABLE_29_CLR	ENABLE_28_CLR	ENABLE_27_CLR	ENABLE_26_CLR	ENABLE_25_CLR	ENABLE_24_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h
23	22	21	20	19	18	17	16
ENABLE_23_CLR	ENABLE_22_CLR	ENABLE_21_CLR	ENABLE_20_CLR	ENABLE_19_CLR	ENABLE_18_CLR	ENABLE_17_CLR	ENABLE_16_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h
15	14	13	12	11	10	9	8
ENABLE_15_CLR	ENABLE_14_CLR	ENABLE_13_CLR	ENABLE_12_CLR	ENABLE_11_CLR	ENABLE_10_CLR	ENABLE_9_CLR	ENABLE_8_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h
7	6	5	4	3	2	1	0
ENABLE_7_CLR	ENABLE_6_CLR	ENABLE_5_CLR	ENABLE_4_CLR	ENABLE_3_CLR	ENABLE_2_CLR	ENABLE_1_CLR	ENABLE_0_CLR
W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC	W1TC
0h	0h	0h	0h	0h	0h	0h	0h

Table 4-540 ICSSM_PR1_ICSS_INTC_INTC_SLV_ENABLE_CLR_REG0 Register Field Descriptions

Bit	Field	Type	Reset	Description
31	ENABLE_31_CLR	W1TC	0h	Enable clear for intr_in[31]
30	ENABLE_30_CLR	W1TC	0h	Enable clear for intr_in[30]
29	ENABLE_29_CLR	W1TC	0h	Enable clear for intr_in[29]
28	ENABLE_28_CLR	W1TC	0h	Enable clear for intr_in[28]
27	ENABLE_27_CLR	W1TC	0h	Enable clear for intr_in[27]
26	ENABLE_26_CLR	W1TC	0h	Enable clear for intr_in[26]
25	ENABLE_25_CLR	W1TC	0h	Enable clear for intr_in[25]
24	ENABLE_24_CLR	W1TC	0h	Enable clear for intr_in[24]
23	ENABLE_23_CLR	W1TC	0h	Enable clear for intr_in[23]
22	ENABLE_22_CLR	W1TC	0h	Enable clear for intr_in[22]
21	ENABLE_21_CLR	W1TC	0h	Enable clear for intr_in[21]
20	ENABLE_20_CLR	W1TC	0h	Enable clear for intr_in[20]
19	ENABLE_19_CLR	W1TC	0h	Enable clear for intr_in[19]
18	ENABLE_18_CLR	W1TC	0h	Enable clear for intr_in[18]
17	ENABLE_17_CLR	W1TC	0h	Enable clear for intr_in[17]
16	ENABLE_16_CLR	W1TC	0h	Enable clear for intr_in[16]
15	ENABLE_15_CLR	W1TC	0h	Enable clear for intr_in[15]
14	ENABLE_14_CLR	W1TC	0h	Enable clear for intr_in[14]
13	ENABLE_13_CLR	W1TC	0h	Enable clear for intr_in[13]
12	ENABLE_12_CLR	W1TC	0h	Enable clear for intr_in[12]
11	ENABLE_11_CLR	W1TC	0h	Enable clear for intr_in[11]
10	ENABLE_10_CLR	W1TC	0h	Enable clear for intr_in[10]
9	ENABLE_9_CLR	W1TC	0h	Enable clear for intr_in[9]
8	ENABLE_8_CLR	W1TC	0h	Enable clear for intr_in[8]
7	ENABLE_7_CLR	W1TC	0h	Enable clear for intr_in[7]
6	ENABLE_6_CLR	W1TC	0h	Enable clear for intr_in[6]
5	ENABLE_5_CLR	W1TC	0h	Enable clear for intr_in[5]
4	ENABLE_4_CLR	W1TC	0h	Enable clear for intr_in[4]
3	ENABLE_3_CLR	W1TC	0h	Enable clear for intr_in[3]
2	ENABLE_2_CLR	W1TC	0h	Enable clear for intr_in[2]
1	ENABLE_1_CLR	W1TC	0h	Enable clear for intr_in[1]
0	ENABLE_0_CLR	W1TC	0h	Enable clear for intr_in[0]