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产品详细信息

参数

Function Ultra-low jitter clock generator Number of outputs 8 Output frequency (Max) (MHz) 1000 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3, 2.5, 1.8 Input type CML, LVDS, LVPECL, XTAL Output type CML, HCSL, LVCMOS, LVDS, LVPECL Operating temperature range (C) -40 to 85 Features Integrated EEPROM, I2C, Pin programmable Rating Catalog open-in-new 查找其它 时钟发生器

封装|引脚|尺寸

WQFN (RHS) 48 49 mm² 7 x 7 open-in-new 查找其它 时钟发生器

特性

  • 超低噪声、高性能
    • 抖动:FOUT > 100MHz 时的典型值为 100fs(均方根 (RMS))
    • 峰值信噪比 (PSNR):-80dBc,出色的电源噪声抗扰度
  • 灵活的器件选项
    • 多达 8 路 AC-LVPECL、AC-LVDS、AC-CML、HCSL 或 LVCMOS 输出或任意组合
    • 引脚模式、I2C 模式和 EEPROM 模式
    • 71 引脚可选择预编程默认启动选项
  • 支持自动或手动选择的双路输入
    • 晶振输入:10MHz 至 52MHz
    • 外部输入:1MHz 至 300MHz
  • 频率裕度选项
    • 采用低成本可牵引晶振基准精调频率裕度(±50 ppm 典型)
    • 无毛刺脉冲的粗调频率裕度 (%),采用输出分频器
  • 其他 特性
    • 电源:3.3V 内核、1.8V、2.5V、3.3V 输出电源
    • 工业温度范围(-40ºC 至 +85ºC)
    • 封装:7mm × 7mm 48 引脚 WQFN

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描述

LMK03328 器件是一款低噪声时钟发生器,具有两个带集成式 VCO、灵活时钟分配和扇出的分数 N 频率合成器,在片上 EEPROM 中存储有引脚可选配置状态。该器件可为各种千兆位级串行接口和数字器件提供多个时钟,并通过替代多个振荡器和时钟分配器件来降低物料清单 (BOM) 成本、减小电路板面积、以及提高可靠性。超低抖动可降低高速串行链路中的比特误码率 (BER)。

对于每个锁相环 (PLL),可以选择差分/单端时钟或晶振输入作为 PLL 基准时钟。所选的 PLL 基准时钟可用于将 VCO 频率锁定在基准输入频率的整数或小数倍。各 PLL 的 VCO 频率可在 4.8GHz 到 5.4GHz 范围内调整。两个 PLL/VCO 的性能和功能相当。凭借 PLL,用户可以根据应用需求灵活地选择预定义或用户定义的环路带宽。每个 PLL 有一个后分频器,分频选项包括 2 分频、3 分频、4 分频、5 分频、6 分频、7 分频或 8 分频。

所有输出通道均可选择经过 PLL 1 或 PLL 2 分频的 VCO 时钟作为输出驱动器的时钟源,用以设置最终输出频率。部分输出通道还可以单独选择 PLL 1 或 PLL 2 的基准输入作为将旁路至相应输出缓冲器的备用时钟源。8 位输出分频器支持 1 至 256(偶数或奇数)的分频范围,输出频率高达 1GHz,并且具有输出相位同步功能。

所有输出对均为以地为基准的 CML 驱动器,具有可编程摆幅,并且可通过交流耦合方式连接到低压差分信号 (LVDS)、低压正发射极耦合逻辑 (LVPECL) 或电流模式逻辑 (CML) 接收器。另外,所有输出对还可以单独配置为 HCSL 输出或 2x 1.8V LVCMOS 输出。与以电压为基准的驱动器设计(例如,传统的 LVDS 和 LVPECL 驱动器)相比,该输出具有更低的功耗(1.8V 时)、更出色的性能和电源抗扰度、以及更少的电磁干扰 (EMI)。可通过 STATUS 引脚获取两个额外的 3.3V LVCMOS 输出。这是一项可选特性,可在需要 3.3V LVCMOS 输出及不需要器件状态信号时使用。

该器件 具有 从片上的可编程 EEPROM 或预定义 ROM 存储器进行自启动的功能,可通过引脚控制提供多种可选自定义器件模式,且无需串行编程。器件寄存器和片上 EEPROM 设置均完全可通过 I2C 兼容串行接口编程。器件从地址可在 EEPROM 中编程,LSB 可使用 3 状态引脚设置。

该器件提供有两种频率裕度选项,支持无毛刺脉冲运行,可为标准合规性和系统时序裕度测试等系统设计验证测试 (DVT) 提供支持。通过在内部晶振 (XO) 上使用低成本可牵引晶振并选择该输入作为 PLL 合成器的基准,可支持精调频率裕度(用 ppm 表示)。频率裕度范围取决于晶振的修整灵敏度和片上变容二极管范围。XO 频率裕度可通过引脚或 I2C 接口控制,灵活且易于使用。可通过在 I2C 接口更改输出分配值,使粗糙频率裕度(使用 % 表示)可用于任何输出通道,此功能可同步关闭和重新启动输出时钟,以防止分频器更改时出现干扰或短脉冲。

内部电源调节功能提供出色的电源噪声抑制 (PSNR),降低了供电网络的成本和复杂性。模拟和数字内核块由 3.3V±5% 电源供电运行,输出块由 1.8V、2.5V、3.3V±5% 电源供电运行。

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设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
299
说明

LMK03328EVM 评估模块提供了一个完整的时钟平台,针对德州仪器 (TI) 带有双 PLL、8 路输出、2 路输入和集成 EEPROM 的 LMK03328 超低抖动时钟发生器,评估其 100 fs RMS 抖动性能和引脚/软件配置模式和特性。

LMK03328EVM 可用作合规性测试、性能评估和初始系统原型设计的灵活、多输出时钟源。边缘发射 SMA 端口可用于访问 LMK03328 时钟输入和输出,从而使用市售同轴电缆、适配器或平衡-非平衡变压器(未附带)连接到测试设备和参考板。这种连接能力有助于实现 TI LMK03328 与第三方 FPGA/ASIC/SoC 参考板之间的集成系统级测试。在主机 PC 上可以安装一个软件图形用户界面 (GUI) 平台,用于通过板载 USB 转 I2C 接口访问 LMK03328 器件寄存器和 EEPROM。此 GUI 平台还可用于导出/导入寄存器和 EEPROM 数据文件,从而便于对定制型器件配置进行工厂或系统内编程。

特性
  • 两个独立的时钟域采用双 PLL 工作模式,用于同步多种接口标准/协议
  • 多达 8 对差动输出或 16 路 LVCMOS (1.8V) 时钟输出,或两者的任意组合
  • 灵活的器件引脚模式提供了多种启动寄存器配置(可通过跳线选择)
  • 时钟频率容限:通过板载牵引晶体对输出频率进行 ±50ppm 调整
  • 通过 GUI 平台全面访问 LMK03328 寄存器和 EEPROM

软件开发

应用软件和框架 下载
德州仪器 (TI) 时钟和合成器 (TICS) Pro 软件
TICSPRO-SW TICS 专业版软件用于对 CDC、LMK 和 LMX 的 EVM 进行编程。这些器件包含 PLL+VCO、合成器和时钟器件。
特性
  • 通过 USB2ANY 或板载 USB 接口对 EVM 进行编程。
  • 导出编程配置以在终端应用中使用。
软件编程工具 下载
SNAC069.ZIP (2 KB)

设计工具和仿真

仿真模型 下载
SNAM177B.ZIP (88 KB) - IBIS Model
仿真工具 下载
PSPICE® for TI design and simulation tool
PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库,您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案,然后再进行布局和制造,可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中,您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真,从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真,以更好地展现您的系统。

除了一个完整的预加载模型库之外,您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后,可访问 TI store 购买产品。 

借助 PSpice for TI,您可使用合适的工具来满足您在整个设计周期(从电路探索到设计开发和验证)的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件,开始您的设计。

入门

  1. 申请使用 PSPICE-FOR-TI 仿真器
  2. 下载并安装
  3. 观看有关仿真入门的培训
特性
  • 利用 Cadence PSpice 技术
  • 带有一套数字模型的预装库可在最坏情形下进行时序分析
  • 动态更新确保您可以使用全新的器件型号
  • 针对仿真速度进行了优化,且不会降低精度
  • 支持对多个产品进行同步分析
  • 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
  • 可离线使用
  • 在各种工作条件和器件容许范围内验证设计,包括
    • 自动测量和后处理
    • Monte Carlo 分析
    • 最坏情形分析
    • 热分析
设计工具 下载
Clock tree architect programming software
CLOCK-TREE-ARCHITECT 时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
特性
  • 接受客户特定的设计要求,如输入频率、输出频率、时钟格式和时钟计数
  • 在生成时钟树时考虑各种高级规范,如本底噪声和相位确定性要求
  • 提供清晰且直观的方框图
  • 评估每个产品和系统的关键性能指标(面积、价格、抖动和功率)
  • 生成设计报告(带有指向数据表、培训材料和软件工具的快速链接),以供将来参考

CAD/CAE 符号

封装 引脚 下载
WQFN (RHS) 48 了解详情

订购与质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

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支持与培训

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