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CDCLVP1102

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低抖动 1:2 通用至 LVPECL 缓冲器

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产品详情

Number of outputs 2 Additive RMS jitter (typ) (fs) 90 Core supply voltage (V) 2.5, 3.3 Output supply voltage (V) 2.5, 3.3 Output skew (ps) 10 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVPECL Input type LVCMOS, LVDS, LVPECL
Number of outputs 2 Additive RMS jitter (typ) (fs) 90 Core supply voltage (V) 2.5, 3.3 Output supply voltage (V) 2.5, 3.3 Output skew (ps) 10 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVPECL Input type LVCMOS, LVDS, LVPECL
VQFN (RGT) 16 9 mm² 3 x 3
  • 1:2 Differential Buffer
  • Single Clock Input
  • Universal Inputs Can Accept LVPECL, LVDS,
    LVCMOS/LVTTL
  • Two LVPECL Outputs
  • Maximum Clock Frequency: 2 GHz
  • Maximum Core Current Consumption: 33 mA
  • Very Low Additive Jitter: <100 fs, RMS in 10-kHz
    to 20-MHz Offset Range
  • 2.375-V to 3.6-V Device Power Supply
  • Maximum Propagation Delay: 450 ps
  • Maximum Output Skew: 10 ps
  • LVPECL Reference Voltage, VAC_REF, Available
    for Capacitive-Coupled Inputs
  • Industrial Temperature Range: –40°C to 85°C
  • Supports 105°C PCB Temperature
    (Measured at Thermal Pad)
  • Available in 3-mm × 3-mm QFN-16 (RGT) Package
  • ESD Protection Exceeds 2 kV (HBM)
  • 1:2 Differential Buffer
  • Single Clock Input
  • Universal Inputs Can Accept LVPECL, LVDS,
    LVCMOS/LVTTL
  • Two LVPECL Outputs
  • Maximum Clock Frequency: 2 GHz
  • Maximum Core Current Consumption: 33 mA
  • Very Low Additive Jitter: <100 fs, RMS in 10-kHz
    to 20-MHz Offset Range
  • 2.375-V to 3.6-V Device Power Supply
  • Maximum Propagation Delay: 450 ps
  • Maximum Output Skew: 10 ps
  • LVPECL Reference Voltage, VAC_REF, Available
    for Capacitive-Coupled Inputs
  • Industrial Temperature Range: –40°C to 85°C
  • Supports 105°C PCB Temperature
    (Measured at Thermal Pad)
  • Available in 3-mm × 3-mm QFN-16 (RGT) Package
  • ESD Protection Exceeds 2 kV (HBM)

The CDCLVP1102 is a highly versatile, low additive jitter buffer that can generate two copies of LVPECL clock outputs from one LVPECL, LVDS, or LVCMOS input for a variety of communication applications. It has a maximum clock frequency up to 2 GHz. The overall additive jitter performance is less than 0.1 ps, RMS from 10 kHz to 20 MHz, and overall output skew is as low as 10 ps, making the device a perfect choice for use in demanding applications.

The CDCLVP1102 clock buffer distributes a single clock input (IN) to two pairs of differential LVPECL clock outputs (OUT0, OUT1) with minimum skew for clock distribution. The inputs can be LVPECL, LVDS, or LVCMOS/LVTTL.

The CDCLVP1102 is specifically designed for driving 50-Ω transmission lines. When driving the inputs in single-ended mode, the LVPECL bias voltage (VAC_REF) should be applied to the unused negative input pin. However, for high-speed performance up to 2 GHz, differential mode is strongly recommended.

The CDCLVP1102 is characterized for operation from –40°C to 85°C and is available in a QFN-16, 3-mm × 3-mm package.

The CDCLVP1102 is a highly versatile, low additive jitter buffer that can generate two copies of LVPECL clock outputs from one LVPECL, LVDS, or LVCMOS input for a variety of communication applications. It has a maximum clock frequency up to 2 GHz. The overall additive jitter performance is less than 0.1 ps, RMS from 10 kHz to 20 MHz, and overall output skew is as low as 10 ps, making the device a perfect choice for use in demanding applications.

The CDCLVP1102 clock buffer distributes a single clock input (IN) to two pairs of differential LVPECL clock outputs (OUT0, OUT1) with minimum skew for clock distribution. The inputs can be LVPECL, LVDS, or LVCMOS/LVTTL.

The CDCLVP1102 is specifically designed for driving 50-Ω transmission lines. When driving the inputs in single-ended mode, the LVPECL bias voltage (VAC_REF) should be applied to the unused negative input pin. However, for high-speed performance up to 2 GHz, differential mode is strongly recommended.

The CDCLVP1102 is characterized for operation from –40°C to 85°C and is available in a QFN-16, 3-mm × 3-mm package.
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* 数据表 CDCLVP1102 Two-LVPECL Output, High-Performance Clock Buffer 数据表 (Rev. D) PDF | HTML 2015年 12月 11日

设计与开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

CDCLVP1102EVM — CDCLVP1102 评估模块

CDCLVP1102 是一款高性能、低附加相位噪声时钟缓冲器。它具有单个通用输入缓冲器，支持单端或差动时钟输入，并且可馈给 2 个 LVPECL 输出。该器件还具有片上偏压发生器，它可以为器件输入提供 LVPECL 共模电压。此评估模块 (EVM) 旨在演示 CDCLVP1102 的电性能。这个完全组装且经过工厂测试的评估板允许对 CDCLVP1102 器件的所有功能进行全面验证。为达到最佳性能，该评估板配备有 50W SMA 连接器和受控良好的 50W 阻抗微带传输线。

用户指南: PDF
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仿真模型

CDCLVPxxxx IBIS Model (Rev. B)

SLLM056B.ZIP (40 KB) - IBIS Model
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支持的产品和硬件

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PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

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参考设计

TIDA-010132 — 适用于雷达应用的多通道射频收发器参考设计

这款 8 通道模拟前端 (AFE) 参考设计使用了两个 AFE7444 4 通道射频收发器和基于 LMK04828-LMX2594 的时钟子系统，该子系统可支持将设计扩展至 16 通道或更多通道。每条 AFE 通道都包含一个 14 位 9GSPS DAC 和一个 3GSPS ADC，同步偏移低于 10ps，并且在 2.6GHz 下的动态范围大于 75dB。
设计指南: PDF
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封装 引脚 CAD 符号、封装和 3D 模型
VQFN (RGT) 16 Ultra Librarian
适用于评估类项目的 TI 标准条款与条件。

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  • RoHS
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