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产品详细信息

参数

Function Fanout Additive RMS jitter (Typ) (fs) 51 Output frequency (Max) (MHz) 3100 Number of outputs 5 Output supply voltage (V) 2.5, 3.3 Core supply voltage (V) 3.3 Output skew (ps) 50 Features Pin programmable Operating temperature range (C) -40 to 85 Rating Catalog Output type HCSL, LVCMOS, LVDS, LVPECL Input type CML, HCSL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, XTAL open-in-new 查找其它 时钟缓冲器

封装|引脚|尺寸

WQFN (RTV) 32 25 mm² 5 x 5 open-in-new 查找其它 时钟缓冲器

特性

  • 3:1 输入多路复用器
    • 两个通用输入运行频率高达 3.1GHz,并且接受低电压正射极耦合逻辑 (LVPECL),低压差分信令 (LVDS),电流模式逻辑 (CML),短截线串联端接逻辑 (SSTL), 高速收发器逻辑 (HSTL),主机时钟信号电平 (HCSL) 或单端时钟
    • 一个晶体输入可接受 10MHz 至 40MHz 的晶体或单端时钟
  • 共两组,每组均具有 2 路差动输出
    • LVPECL、LVDS、HCSL 或 Hi-Z(可选)
    • LMK03806 时钟源为 156.25MHz 时,LVPECL 附加抖动:
      • 20fs RMS(10kHz 至 1MHz)
      • 51fs RMS(12kHz 至 20MHz)
  • 高 PSRR:156.25MHz 时为 -65/-76dBc (LVPECL/LVDS)
  • 具有同步使能驶入的 LVCMOS 输出
  • 由引脚控制的配置
  • VCC内核电源:3.3V ± 5%
  • 3 个独立的 VCCO输出电源:3.3V/2.5V ± 5%
  • 工业温度范围:-40°C 至 +85°C
  • 32 接线超薄型四方扁平无引线 (WQFN) 封装 (5mm x 5mm)
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描述

LMK00304 是一款 3GHz、4 路输出差动扇出缓冲器,用于高频、低抖动时钟/数据分配和电平转换。可从两个通用输入或一个晶振输入中选择输入时钟。所选择的的输入时钟被分配到两组输出,每组输出包含 2 个差分输出和 1 个 LVCMOS 输出。两个差分输出组可一起被配置为 LVPECL、LVDS 或 HCSL 驱动器,或者被禁用。LVCMOS 输出具有同步使能输入,在使能或禁用后可实现无短脉冲运行。LMK00304 由一个 3.3V 内核电源和 3 个独立的 3.3V/2.5V 输出电源供电运行。

LMK00304 具有高性能、多用途和电源效率特性,这使得它成为替代固定输出缓冲器器件的理想选择,同时还能增加系统中的时序余裕。

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技术文档

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类型 标题 下载最新的英文版本 日期
* 数据表 LMK00304 3GHz 4 路输出 超低附加抖动差动时钟缓冲器/电平转换器 数据表 (Rev. G) 下载英文版本 (Rev.G) 2018年 8月 14日
应用手册 LMK时钟 family LVDS输出交流耦合设计注意事项 2021年 6月 10日
应用手册 通过 TPS62913 低纹波和低噪声降压转换器为敏感型 ADC 设计供电 下载英文版本 2021年 2月 5日
技术文章 Measuring additive jitter in fanout buffers 2014年 2月 7日
用户指南 LMK00304 Evaluation Module User Guide 2012年 3月 6日

设计与开发

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硬件开发

评估板 下载
LMK00304 评估板
LMK00304EVM
document-generic 用户指南
249
说明

Description:

The LMK00304 Evaluation Board allows functional and performance verification of the LMK00304 high-performance 4-output differential clock buffer device.

Features:

  • Low-noise clock fan-out with two banks of two differential outputs each and one LVCMOS output
  • Selectable differential output (...)

软件开发

应用软件和框架 下载
时钟设计工具 - 环路滤波器和器件配置 + 仿真
CLOCKDESIGNTOOL The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)

设计工具和仿真

仿真模型 下载
SNAM051A.ZIP (102 KB) - IBIS Model
仿真工具 下载
PSPICE® for TI design and simulation tool
PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库,您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案,然后再进行布局和制造,可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中,您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真,从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真,以更好地展现您的系统。

除了一个完整的预加载模型库之外,您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后,可访问 TI store 购买产品。 

借助 PSpice for TI,您可使用合适的工具来满足您在整个设计周期(从电路探索到设计开发和验证)的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件,开始您的设计。

入门

  1. 申请使用 PSPICE-FOR-TI 仿真器
  2. 下载并安装
  3. 观看有关仿真入门的培训
特性
  • 利用 Cadence PSpice 技术
  • 带有一套数字模型的预装库可在最坏情形下进行时序分析
  • 动态更新确保您可以使用全新的器件型号
  • 针对仿真速度进行了优化,且不会降低精度
  • 支持对多个产品进行同步分析
  • 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
  • 可离线使用
  • 在各种工作条件和器件容许范围内验证设计,包括
    • 自动测量和后处理
    • Monte Carlo 分析
    • 最坏情形分析
    • 热分析
设计工具 下载
时钟树架构编程软件
CLOCK-TREE-ARCHITECT 时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
特性
  • 接受客户特定的设计要求,如输入频率、输出频率、时钟格式和时钟计数
  • 在生成时钟树时考虑各种高级规范,如本底噪声和相位确定性要求
  • 提供清晰且直观的方框图
  • 评估每个产品和系统的关键性能指标(面积、价格、抖动和功率)
  • 生成设计报告(带有指向数据表、培训材料和软件工具的快速链接),以供将来参考

参考设计

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适用于 12 位数字转换器的可扩展 20.8GSPS 参考设计
TIDA-010128 — 此参考设计介绍采用时序交错配置射频采样模数转换器 (ADC) 的 20.8GSPS 采样系统。时序交错法是一种经实践检验可提高采样率的传统方法,然而,匹配个别 ADC 失调电压、增益和采样时间不匹配是实现性能的关键。随着采样时钟频率的增加,交错复杂性也随之增加。ADC 之间的相位匹配是实现更出色的 SFDR 和 ENOB 的关键规格之一。本参考设计通过采用简化 20.8GSPS 交错实施的 19fs 精确相位控制措施,在 ADC12DJ5200RF 上应用了无噪声孔径延迟调节功能。本参考设计基于符合 12 位系统性能要求的 LMK04828 和 LMX2594,采用了板载低噪声 JESD204B 时钟发生器。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本
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TIDA-010122
TIDA-010122 — 由于 5G 的兴起,大规模多输入多输出 (mMIMO)、相控阵雷达和通信有效载荷等应用需要进行相应的调整,由此带来了同步设计挑战,该参考设计针对这些挑战提供了解决方案。典型射频前端包括模拟域中的天线、低噪声放大器 (LNA)、混频器、本机振荡器 (LO),以及数字域中的模数转换器、数字控制振荡器 (NCO) 和数字下变频器 (DDC)。要实现总体系统同步,这些数字块需要与系统时钟进行同步。该参考设计使用 ADC12DJ3200 数据转换器,通过将片上 NCO 与 SYNC~ 进行同步获得确定性延迟,以此在多个接收器上实现小于 5ps 的通道间偏移,并使用无噪声孔径延迟调节(tAD 调节)功能来进一步减少偏移。该设计还基于 LMX2594 宽带 PLL 和 LMK04828 合成器以及抖动清除器来提供相位噪声极低的时钟解决方案。
document-generic 原理图
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适用于高速示波器和宽带数字转换器的 12.8-GSPS 模拟前端参考设计
TIDA-01028 — 此参考设计提供了一个用于实现 12.8GSPS 采样率的交错射频采样模数转换器 (ADC) 的实用示例。这可通过对两个射频采样 ADC 进行时序交错来实现。交错需要在 ADC 之间进行相移,此参考设计通过 ADC12DJ3200 的无噪声孔径延迟调节(tAD 调节)功能来实现相移。此功能还可用于最大限度地减少交错 ADC 常见的失配问题:最大程度地提升 SNR、ENOB 和 SFDR 性能。此参考设计还采用了支持 JESD204B 的低相位噪声时钟树,该时钟树通过 LMX2594 宽带 PLL、LMK04828 合成器以及抖动清除器来实现。
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适用于雷达和电子战应用的多通道射频收发器参考设计
TIDA-010132 — 该参考设计展示了一款 8 通道模拟前端 (AFE),它使用了两个 AFE7444 4 通道射频收发器和基于 LMK04828-LMX2594 的时钟子系统,该子系统可支持将设计扩展至 16 通道或更多通道。每个 AFE 通道都包含 14 位 9GSPS DAC 和 3GSPS ADC,该 ADC 可在 2.6GHz 下同步至低于 10ps 偏移并且动态范围大于 75dB。
document-generic 原理图
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可最大限度提升 12.8GSPS 数据采集系统性能的低噪声电源参考设计
TIDA-01027 — 此参考设计显示了适用于能超过 12.8GSPS 的极高速 DAQ 系统的高效率、低噪声 5 轨电源设计。该电源的直流/直流转换器进行了频率同步和相移,从而使输入电流纹波最小并控制频率成分。此外,它还使用高性能 HotRodTM 封装技术将任何潜在的辐射电磁干扰 (EMI) 降到了最低。
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适用于雷达和无线 5G 测试仪的多通道射频收发器时钟参考设计
TIDA-010131 — 相控阵雷达、无线通信测试仪和电子战等高速终端设备的模拟前端需要同步的多收发器信号链。每个收发器信号链都包括高速模数转换器 (ADC)、数模转换器 (DAC) 和时钟子系统。时钟子系统提供低噪声采样时钟,具备精细的延迟调节功能,可实现最低的通道间偏差和最佳的系统性能,如信噪比 (SNR)、无杂散动态范围 (SFDR)、IMD3 和有效位数 (ENOB) 等。此参考设计通过 AFE7444 EVM 展示了多通道 JESD204B 时钟生成和系统性能。通过高达 2.6GHz 射频的 6GSPS/3GSPS DAC/ADC 时钟实现的优于 10ps 的通道间偏差以及 SNR 和 SFDR 等系统性能与 AFE7444 数据表规格相当。
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适用于雷达和 5G 无线测试仪的高通道数 JESD204B 时钟生成参考设计
TIDA-01023 — 高速多通道应用需要低噪声、可扩展且可进行精确通道间偏差调节的时钟解决方案,以实现最佳系统 SNR、SFDR 和 ENOB。此参考设计使用一个主时钟器件和多个从时钟器件,支持高通道数 JESD204B 同步时钟。此设计可提供多通道 JESD204B 时钟,采用 TI LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL,能够实现低于 10ps 的时钟间偏差。此设计经过 TI ADC12DJ3200 EVM 在 3GSPS 环境中检测,具有改善的 SNR 性能,通道间偏差低于 50ps。本文对所有重要设计理论都进行了阐释说明,可指导用户完成器件选择流程和设计优化。最后,此设计还包含原理图、板布局、硬件测试和测试结果。
document-generic 原理图 document-generic 用户指南
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适用于 DSO、雷达和 5G 无线测试仪的多通道 JESD204B 15GHz 时钟参考设计
TIDA-01021 — High speed multi-channel applications require precise clocking solutions capable of managing channel-to-channel skew in order to achieve optimal system SNR, SFDR, and ENOB. This reference design is capable of supporting two high speed channels on separate boards by utilizing TI’s LMX2594 (...)
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本 (Rev.A)
参考设计 下载
适用于雷达和 5G 无线测试仪的高通道数 JESD204B 菊链时钟参考设计
TIDA-01024 — 高速多通道应用需要低噪声、可扩展且可进行精确通道间偏斜调节的时钟解决方案,以实现最佳系统 SNR、SFDR 和 ENOB。此参考设计支持在菊链配置中增加 JESD204B 同步时钟。此设计可提供多通道 JESD204B 时钟,采用 TI LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL,能够实现低于 10ps 的时钟间偏斜。此设计经过 TI ADC12DJ3200 EVM 在 3GSPS 环境中检测,具有改善的 SNR 性能,通道间偏斜低于 50ps。本文对所有重要设计理论都进行了阐释说明,可指导用户完成器件选择流程和设计优化。最后,此设计还包含原理图、板布局、硬件测试和测试结果。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本
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适用于 DSO、雷达和 5G 无线测试系统的灵活 3.2GSPS 多通道 AFE 参考设计
TIDA-01022 — 此高速多通道数据采集参考设计可实现最佳的系统性能。系统设计人员需要考虑关键的设计参数,如高速多通道时钟生成功能的时钟抖动和偏斜(这会影响整个系统的 SNR、SFDR、通道间偏斜和确定性延迟)。此参考设计演示了一种多通道 AFE 和时钟解决方案,采用具有 JESD204B 的高速数据转换器、高速放大器、高性能时钟和低噪声电源解决方案,可实现最佳的系统性能
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CAD/CAE 符号

封装 引脚 下载
WQFN (RTV) 32 了解详情

订购与质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

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