LMK04816BEVAL
具有双路级联 PLL 和集成 2.5 GHz VC 的三输入、十三输出时钟抖动消除器
LMK04816BEVAL
概述
LMK04816 是业界性能卓越的时钟调节器,具有优异的时钟抖动消除、时钟发生和分配功能,其先进的功能可满足下一代系统要求。借助双环路 PLLatinum™ 架构,可利用低噪声 VCXO 模块实现 111fs rms 抖动(12kHz 至 20MHz),也可采用低成本外部晶振及变容二极管实现低于 200fs 的 rms 抖动(12kHz 至 20MHz)。
双环架构由两个高性能锁相环 (PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器 (VCO) 构成。第一个 PLL (PLL1) 具有低噪声抖动消除器功能,而第二个 PLL (PLL2) 执行时钟生成。PLL1 可配置为与外部 VCXO 模块配合使用,或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。当环路带宽较窄时,PLL1 使用 VCXO 模块或可调晶体的优异近端相位噪声(偏移低于 50kHz)清理输入时钟。PLL1 的输出将用作 PLL2 的清理输入参考,以锁定集成式 VCO。可对 PLL2 的环路带宽进行优化以清理远端相位噪声(偏移高于 50 kHz),集成式 VCO 优于 VCXO 模块或 PLL1 中使用的可调晶体。
特性
- 多模式:双 PLL、单 PLL 和时钟分配
- 双环路 PLLatinum PLL 架构
- PLL1
- 输入时钟丢失时采用保持模式
- 自动或手动触发/恢复
- PLL2
- 集成低噪声 (VCO)
- 3 个带有 LOS 的冗余输入时钟
- 自动和手动切换模式
- 50% 占空比输出分频,1 至 1045(偶数和奇数
- LVPECL、LVDS 或 LVCMOS 可编程输出
- 精密数字延迟,固定或动态可调
- 25 ps 步长模拟延迟控制
- 13 路差分输出。多达 26 个单端。
- 多达 6 个 VCXO/晶振缓冲输出
- 0 延迟模式
时钟抖动清除器
开始使用
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LMK04816BEVAL/NOPB — 具有双路级联 PLL 和集成 2.5 GHz VC 的三输入、十三输出时钟抖动消除器
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS Pro 1.7.7.6 installer binary for Windows operating system
产品
时钟发生器
时钟缓冲器
Oscillators
时钟抖动清除器
时钟网络同步器
射频 PLL 与合成器
硬件开发
评估板
文档
TICS Pro 1.7.7.6 Release Notes
TICS Pro 1.7.7.6 Software Manifest
发布信息
Added Features
LMK5Bxxyyy, LMK5Cxxyyy
- Warnings and errors improved, particularly corrective suggestions
- REFx_FREQ=0 automatically disables DPLL reference input selection for that input
- Input validation enabled and disabled by start page settings, including 1PPS
- APLL reference selection moved to Step 5, just before clock output definition
- Quick-set multiple outputs to the same settings on frequency planner
- BAW VCO allows some ppm deviation
- Force SYSREF option on OUT0/1
- Expose DPLLx_LCK_TIMER field
- Match LMK05318B EEPROM page design
- .EPR export option
- EEPROM SRAM programming generation support
- For complete changelist, see release notes
LMK3H0102
- Configuration search tool
- Wizard: voltage selection option
Bug Fixes
- LMK04832-SP, LMK04832-SEP, LMK04714-Q1, LMK04368-EP - PD_FIN0 corrected to FIN0_PD
- LMK3H0102 - Several wizard bugfixes
Known Issues
- LMK5C33216 - When cascading from VCO3 to DPLL input, the divide value must manually be entered into DPLLx_REF5_RDIV as ( VCO3 output frequency / DPLLx TDC frequency )
- LMK05318 - In some cases, it is necessary to press "Calculate Frequency Plan" twice for correct VCO2 frequency. This issue is resolved in LMK05318B GUI.
- Burst mode page looping requires long delays to halt, and halting may crash the GUI. If possible, do not loop in burst mode.
- User Controls page can sometimes become desynchronized from Raw Registers and other pages. Refer to Raw Registers or other pages for correct values. Saving/Loading and Import/Export of register data is unaffected, and register data will still be written to and read from connected devices correctly.
技术文档
类型 | 标题 | 下载最新的英文版本 | 日期 | |||
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* | 用户指南 | LMK04816 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs | 2012年 7月 2日 | |||
证书 | LMK04816BEVAL/NOPB EU Declaration of Conformity (DoC) | 2019年 1月 2日 |