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LMK04832-SP

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耐辐射加固保障 (RHA)、超低噪声、3.2GHz、15 路输出时钟抖动清除器

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LMK04832-SP

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产品详情

Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features +/-25ppm, 0 Delay, Integrated VCO, JESD204B, Loss of signal detection, Manual/auto switch, Programmable Delay, SPI Output frequency (max) (MHz) 3255 Output type CML, HSDS, LVCMOS, LVDS, LVPECL Input type HCSL, LVCMOS, LVCMOS (REF_CLK), LVDS, LVPECL, LVPECL (VCXO_CLK) Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -55 to 125
Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features +/-25ppm, 0 Delay, Integrated VCO, JESD204B, Loss of signal detection, Manual/auto switch, Programmable Delay, SPI Output frequency (max) (MHz) 3255 Output type CML, HSDS, LVCMOS, LVDS, LVPECL Input type HCSL, LVCMOS, LVCMOS (REF_CLK), LVDS, LVPECL, LVPECL (VCXO_CLK) Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -55 to 125
CFP (HBE) 64 118.81 mm² 10.9 x 10.9
  • SMD #5962R1723701VXC
    • 电离辐射总剂量 100krad（无 ELDRS）
    • SEL 抗扰度 > 120MeV × cm2/mg
    • SEFI 抗扰度 > 120MeV × cm2/mg
  • 最高时钟输出频率：3255MHz
  • 多模式：双 PLL、单 PLL 和时钟分配
  • 6GHz 外部 VCO 或分配输入
  • 超低噪声（2500MHz 时）：
    • 54fs RMS 抖动（12kHz 至 20MHz）
    • 64fs RMS 抖动（100Hz 至 20MHz）
    • –157.6dBc/Hz 本底噪声
  • 超低噪声（3200MHz 时）：
    • 61fs RMS 抖动（12kHz 至 20MHz）
    • 67fs RMS 抖动（100Hz 至 100MHz）
    • –156.5dBc/Hz 本底噪声
  • PLL2
    • –230dBc/Hz PLL FOM
    • –128dBc/Hz PLL 1/f
    • 相位检测器频率高达 320MHz
    • 两个集成 VCO：2440MHz 至 2600MHz 和 2945MHz 至 3255MHz
  • 多达 14 个差分器件时钟
    • CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可编程输出
  • 最多 1 个缓冲 VCXO/XO 输出
    • LVPECL、LVDS、2xLVCMOS 可编程输出
  • 1-1023 CLKout 分频器
  • 1-8191 SYSREF 分频器
  • SYSREF 时钟 25ps 阶跃模拟延迟
  • 器件时钟和 SYSREF 数字延迟和动态数字延迟
  • PLL1 保持模式
  • PLL1 或 PLL2 0 延迟
  • 环境温度范围：-55 °C 至 125 °C
  • SMD #5962R1723701VXC
    • 电离辐射总剂量 100krad（无 ELDRS）
    • SEL 抗扰度 > 120MeV × cm2/mg
    • SEFI 抗扰度 > 120MeV × cm2/mg
  • 最高时钟输出频率：3255MHz
  • 多模式：双 PLL、单 PLL 和时钟分配
  • 6GHz 外部 VCO 或分配输入
  • 超低噪声（2500MHz 时）：
    • 54fs RMS 抖动（12kHz 至 20MHz）
    • 64fs RMS 抖动（100Hz 至 20MHz）
    • –157.6dBc/Hz 本底噪声
  • 超低噪声（3200MHz 时）：
    • 61fs RMS 抖动（12kHz 至 20MHz）
    • 67fs RMS 抖动（100Hz 至 100MHz）
    • –156.5dBc/Hz 本底噪声
  • PLL2
    • –230dBc/Hz PLL FOM
    • –128dBc/Hz PLL 1/f
    • 相位检测器频率高达 320MHz
    • 两个集成 VCO：2440MHz 至 2600MHz 和 2945MHz 至 3255MHz
  • 多达 14 个差分器件时钟
    • CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可编程输出
  • 最多 1 个缓冲 VCXO/XO 输出
    • LVPECL、LVDS、2xLVCMOS 可编程输出
  • 1-1023 CLKout 分频器
  • 1-8191 SYSREF 分频器
  • SYSREF 时钟 25ps 阶跃模拟延迟
  • 器件时钟和 SYSREF 数字延迟和动态数字延迟
  • PLL1 保持模式
  • PLL1 或 PLL2 0 延迟
  • 环境温度范围：-55 °C 至 125 °C

LMK04832-SP 是支持 JEDEC JESD204B 的高性能时钟调节器，适用于航天应用。

PLL2 可以配置 14 个时钟输出以驱动 7 个 JESD204B 转换器或其他逻辑器件（使用器件和 SYSREF 时钟）。SYSREF 可以通过直流和交流耦合提供。14 个输出中的每一个输出都可以单独配置为用于传统计时系统的高性能输出（不限于 JESD204B 应用）。

LMK04832-SP 可以配置在双 PLL、单 PLL 或时钟分配模式下工作（使用或不使用 SYSREF 生成或重新计时）。PLL2 可以使用内部或外部 VCO 工作。

高性能与多种特性（如功耗和性能权衡调节、双 VCO、动态数字延迟和保持）相结合，使 LMK04832-SP 能够提供灵活的高性能时钟树。

LMK04832-SP 采用 10.9mm × 10.9mm、64 引脚 CFP 封装。

LMK04832-SP 是支持 JEDEC JESD204B 的高性能时钟调节器，适用于航天应用。

PLL2 可以配置 14 个时钟输出以驱动 7 个 JESD204B 转换器或其他逻辑器件（使用器件和 SYSREF 时钟）。SYSREF 可以通过直流和交流耦合提供。14 个输出中的每一个输出都可以单独配置为用于传统计时系统的高性能输出（不限于 JESD204B 应用）。

LMK04832-SP 可以配置在双 PLL、单 PLL 或时钟分配模式下工作（使用或不使用 SYSREF 生成或重新计时）。PLL2 可以使用内部或外部 VCO 工作。

高性能与多种特性（如功耗和性能权衡调节、双 VCO、动态数字延迟和保持）相结合，使 LMK04832-SP 能够提供灵活的高性能时钟树。

LMK04832-SP 采用 10.9mm × 10.9mm、64 引脚 CFP 封装。
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设计与开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

LMK04832EVM-CVAL — 适用于 LMK04832-SP 符合 JESD204B 标准的超低噪声双环路时钟抖动清除器的评估模块

LMK04832EVM-CVAL 评估模块 (EVM) 为评估德州仪器 (TI)
LMK04832-SP 航空级超低噪声 JESD204B 双环路时钟抖动清除器的性能和特性
提供了平台。
用户指南: PDF | HTML
TI.com 上无现货
支持软件

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

支持的产品和硬件

支持的产品和硬件
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仿真模型

LMK04832-SP IBIS model (Rev. A)

SNAM242A.ZIP (168 KB) - IBIS Model
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设计工具

CLOCK-TREE-ARCHITECT — 时钟树架构编程软件

时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据，然后生成系统级多芯片时钟解决方案。
立即设计
设计工具

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

支持的产品和硬件

支持的产品和硬件
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模拟工具

PSPICE-FOR-TI — PSpice® for TI 设计和仿真工具

PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库，您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案，然后再进行布局和制造，可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中，您可以搜索 TI (...)
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参考设计

TIDA-010191 — 航天级、多通道、JESD204B 15GHz 时钟参考设计

相控阵天线和数字波束形成是将提高未来星型雷达成像和宽带卫星通信系统性能的关键技术。与模拟波束形成不同，数字波束形成通常需要每个天线元件有一组数据转换器。这些转换器需要具有特定定义的相位关系的时钟。此参考设计展示了如何生成具有定义的和可调节相位关系的低噪声兆赫至千兆赫时钟信号。时钟相位甚至可以在发生单个事件后进行恢复。JESD204B 支持通过在 3.2GHz 频率和 10ps 板间偏移下运行两个 ADC12DJ3200QML-SP 评估模块及其相应的基于 FPGA 的捕获平台来展示。
设计指南: PDF
封装 引脚 CAD 符号、封装和 3D 模型
CFP (HBE) 64 Ultra Librarian
适用于评估类项目的 TI 标准条款与条件。

订购和质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。

支持和培训

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