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时钟抖动清除器和同步器

LMK04208

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具有 6 个可编程输出的超低噪声时钟抖动消除器

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LMK04208

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产品详细信息

Function Dual-loop PLL Number of outputs 7 RMS jitter (fs) 111 Output frequency (Min) (MHz) 0.329 Output frequency (Max) (MHz) 3072 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features 0 Delay Operating temperature range (C) -40 to 85
Function Dual-loop PLL Number of outputs 7 RMS jitter (fs) 111 Output frequency (Min) (MHz) 0.329 Output frequency (Max) (MHz) 3072 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features 0 Delay Operating temperature range (C) -40 to 85
WQFN (NKD) 64 81 mm² 9 x 9
  • 超低的均方根值 (RMS) 抖动性能
    • 111fs，RMS 抖动（12kHz 至 20MHz）
    • 123fs，RMS 抖动（100Hz 至 20MHz）
  • 双环路 PLLatinum锁相环 (PLL) 架构
  • PLL1
    • 集成低噪声晶体振荡器电路
    • 输入时钟丢失时采用保持模式
      • 自动或手动触发/恢复
  • PLL2
    • 标准化锁相环 (PLL) 噪底为 –227dBc/Hz
    • 相位检测器速率最高可达 155MHz
    • OSCin 倍频器
    • 集成低噪声压控振荡器 (VCO)或外部 VCO 模式
  • 两个具有 LOS 的冗余输入时钟
    • 自动和手动切换模式
  • 50% 占空比输出分配，1 至 1045（偶数和奇数）
  • 6 路低电压正射极耦合逻辑 (LVPECL)、低压差分信令 (LVDS) 或低电压互补金属氧化物半导体 (LVCMOS) 可编程输出
  • 数字延迟：固定或可动态调节
  • 模拟延迟控制（步长为 25ps）
  • 7 路差分输出；最高可达 14 路的单端输出
    • 多达 6 个 VCXO/晶振缓冲输出
  • 时钟速率高达 1536MHz
  • 0 延迟模式
  • 加电时 3 个缺省时钟输出
  • 多模式：双 PLL、单 PLL 和时钟分配
  • 工业温度范围：-40°C 至 +85°C
  • 3.15V 至 3.45V 工作电压
  • 64 引脚超薄四方扁平无引线 (WQFN) 封装 (9.0mm × 9.0mm × 0.8mm)

应用

  • 数据转换器计时
  • 无线基础设施
  • 网络、同步光纤网 (SONET) 或同步数字体系 (SDH)、数字用户线路接入复用器 (DSLAM)
  • 医疗、视频、军事和航天领域
  • 测试和测量

All trademarks are the property of their respective owners.

  • 超低的均方根值 (RMS) 抖动性能
    • 111fs，RMS 抖动（12kHz 至 20MHz）
    • 123fs，RMS 抖动（100Hz 至 20MHz）
  • 双环路 PLLatinum锁相环 (PLL) 架构
  • PLL1
    • 集成低噪声晶体振荡器电路
    • 输入时钟丢失时采用保持模式
      • 自动或手动触发/恢复
  • PLL2
    • 标准化锁相环 (PLL) 噪底为 –227dBc/Hz
    • 相位检测器速率最高可达 155MHz
    • OSCin 倍频器
    • 集成低噪声压控振荡器 (VCO)或外部 VCO 模式
  • 两个具有 LOS 的冗余输入时钟
    • 自动和手动切换模式
  • 50% 占空比输出分配，1 至 1045（偶数和奇数）
  • 6 路低电压正射极耦合逻辑 (LVPECL)、低压差分信令 (LVDS) 或低电压互补金属氧化物半导体 (LVCMOS) 可编程输出
  • 数字延迟：固定或可动态调节
  • 模拟延迟控制（步长为 25ps）
  • 7 路差分输出；最高可达 14 路的单端输出
    • 多达 6 个 VCXO/晶振缓冲输出
  • 时钟速率高达 1536MHz
  • 0 延迟模式
  • 加电时 3 个缺省时钟输出
  • 多模式：双 PLL、单 PLL 和时钟分配
  • 工业温度范围：-40°C 至 +85°C
  • 3.15V 至 3.45V 工作电压
  • 64 引脚超薄四方扁平无引线 (WQFN) 封装 (9.0mm × 9.0mm × 0.8mm)

应用

  • 数据转换器计时
  • 无线基础设施
  • 网络、同步光纤网 (SONET) 或同步数字体系 (SDH)、数字用户线路接入复用器 (DSLAM)
  • 医疗、视频、军事和航天领域
  • 测试和测量

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LMK04208 器件是一款高性能时钟调节器，具备出色的时钟抖动消除、生成和分配 等高级功能， 能够充分满足新一代系统要求。双环 PLLatinum架构利用低噪声 VCXO 模块能够实现 111fs RMS 抖动（12kHz 至 20MHz）或采用低成本外部晶振及变容二极管实现低于 200fs 的 RMS 抖动（12kHz 至 20MHz）。

双环架构由两个高性能锁相环 (PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器 (VCO) 构成。第一个 PLL (PLL1) 具有低噪声抖动消除器功能，而第二个 PLL (PLL2) 执行时钟生成。PLL1 可配置为与外部 VCXO 模块配合使用，或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。当应用于很窄的环路带宽时，PLL1 使用 VCXO 模块或可调晶体的优异近端相位噪声（偏移低于 50kHz）清理输入时钟。PLL1 的输出将用作 PLL2 的清理输入参考，以锁定集成式 VCO。可对 PLL2 的环路带宽进行优化以清理远端相位噪声（偏移高于 50 kHz），集成式 VCO 优于 VCXO 模块或 PLL1 中使用的可调晶体。

LMK04208 器件是一款高性能时钟调节器，具备出色的时钟抖动消除、生成和分配 等高级功能， 能够充分满足新一代系统要求。双环 PLLatinum架构利用低噪声 VCXO 模块能够实现 111fs RMS 抖动（12kHz 至 20MHz）或采用低成本外部晶振及变容二极管实现低于 200fs 的 RMS 抖动（12kHz 至 20MHz）。

双环架构由两个高性能锁相环 (PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器 (VCO) 构成。第一个 PLL (PLL1) 具有低噪声抖动消除器功能，而第二个 PLL (PLL2) 执行时钟生成。PLL1 可配置为与外部 VCXO 模块配合使用，或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。当应用于很窄的环路带宽时，PLL1 使用 VCXO 模块或可调晶体的优异近端相位噪声（偏移低于 50kHz）清理输入时钟。PLL1 的输出将用作 PLL2 的清理输入参考，以锁定集成式 VCO。可对 PLL2 的环路带宽进行优化以清理远端相位噪声（偏移高于 50 kHz），集成式 VCO 优于 VCXO 模块或 PLL1 中使用的可调晶体。

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评估板

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LMK04208EVM 允许使用测试设备或其他评估板对 LMK04208 进行评估，从而验证用于特定应用的块或系统要求。LMK04208 EVM 已预先装配了一个用于双环操作的 122.88MHz VCXO。如果需要不同的 VCXO 频率或者需要适用于性能评估的特定 VCXO，则可以替换 VCXO。电路板可通过重新设计禁用 VCXO，并将外部基准连接到 OSCin 端口以用于 PLL2 单环运行。CLKin1 输入也可用于时钟分频/延迟/扇出配置下的板运行。LMK04208 是一款功能多样的器件，而且 LMK04208 允许在多种配置下对 LMK04208 进行评估。

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The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)
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PSPICE-FOR-TI 适用于 TI 设计和模拟工具的 PSpice®

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