Low-noise clock jitter cleaner with dual loop PLLs and integrated 2.9-GHz VCO

返回页首

产品详细信息

参数

Function Dual-loop PLL Number of outputs 14 Number of Inputs 2 RMS jitter (fs) 111 Output frequency (Min) (MHz) 0.22 Output frequency (Max) (MHz) 3072 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features 0 Delay Operating temperature range (C) -40 to 85 open-in-new 查找其它 时钟抖动清除器和同步器

封装|引脚|尺寸

WQFN (NKD) 64 81 mm² 9 x 9 open-in-new 查找其它 时钟抖动清除器和同步器

特性

  • Ultra-Low RMS Jitter Performance
    • 111 fs RMS Jitter (12 kHz to 20 MHz)
    • 123 fs RMS Jitter (100 Hz to 20 MHz)
  • Dual Loop PLLatinum™ PLL Architecture
  • PLL1
    • Integrated Low-Noise Crystal Oscillator
      Circuit
    • Holdover Mode when Input Clocks are Lost
    • Automatic or Manual Triggering/Recovery
  • PLL2
    • Normalized PLL Noise Floor of –227 dBc/Hz
    • Phase Detector Rate up to 155 MHz
    • OSCin Frequency-Doubler
    • Integrated Low-Noise VCO
  • 2 Redundant Input Clocks with LOS
    • Automatic and Manual Switch-Over Modes
  • 50 % Duty Cycle Output Divides, 1 to 1045 (Even
    and Odd)
  • 12 LVPECL, LVDS, or LVCMOS Programmable
    Outputs
  • Digital Delay: Fixed or Dynamically Adjustable
  • 25 ps Step Analog Delay Control.
  • 14 Differential Outputs. Up to 26 Single Ended.
    • Up to 6 VCXO/Crystal Buffered Outputs
  • Clock Rates of up to 1536 MHz
  • 0-Delay Mode
  • Three Default Clock Outputs at Power Up
  • Multi-Mode: Dual PLL, Single PLL, and Clock
    Distribution
  • Industrial Temperature Range: –40 to 85°C
  • 3.15-V to 3.45-V Operation
  • 2 Dedicated Buffered/Divided OSCin Clocks
  • Package: 64-Pin WQFN (9.0 × 9.0 × 0.8 mm)
open-in-new 查找其它 时钟抖动清除器和同步器

描述

The LMK0480x family is the industry’s highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum architecture is capable of 111 fs rms jitter (12 kHz to 20 MHz) using a low noise VCXO module or sub-200 fs rms jitter (12 kHz to 20 MHz) using a low cost external crystal and varactor diode.

The dual loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides low-noise jitter cleaner functionality while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When paired with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

open-in-new 查找其它 时钟抖动清除器和同步器
下载
您可能感兴趣的类似产品
open-in-new 产品比较
功能和引脚相同,但与相比较的设备不等效:
LMK04803 正在供货 Low-noise clock jitter cleaner with dual cascaded PLLs and integrated 1.9-GHz VCO Low Noise Clock Jitter Cleaner With Dual Cascaded PLLs and Integrated 1.9 GHz VCO
LMK04805 正在供货 Low-noise clock jitter cleaner with dual cascaded PLLs and integrated 2.2-GHz VCO Low Noise Clock Jitter Cleaner With Dual Cascaded PLLs and Integrated 2.2 GHz VCO
LMK04806 正在供货 Low-noise clock jitter cleaner with dual cascaded PLLs and integrated 2.5-GHz VCO Low Noise Clock Jitter Cleaner With Dual Cascaded PLLs and Integrated 2.5 GHz VCO
与相比较的设备类似但功能不等效:
LMK04821 正在供货 Ultra low jitter synthesizer and jitter cleaner with JESD204B support LMK04821( it has additional features and better performance)

技术文档

star = TI 精选相关文档
未找到结果。请清除搜索,并重试。
查看所有 13
类型 标题 下载最新的英文版本 日期
* 数据表 LMK0480x Low-Noise Clock Jitter Cleaner with Dual Loop PLLs 数据表 (Rev. K) 2014年 12月 24日
用户指南 TSW308x Evaluation Module (Rev. B) 2016年 5月 18日
用户指南 TSW4806EVM User's Guide (Rev. A) 2016年 4月 26日
用户指南 LMK0480x Evaluation Board Instructions (Rev. B) 2014年 8月 4日
技术文章 Increasing dynamic performance in radar systems 2014年 5月 10日
用户指南 TSW1265EVM Evaluation Module 2013年 9月 3日
应用手册 一种因光纤漂移引起SERDES FIFO溢出的解决方案 2013年 8月 7日
应用手册 Using the LMK0480x/LMK04906 for Hitless Switching and Holdover 2013年 7月 12日
应用手册 HoldOver of LMK04808在RRU 参考时钟切换中的应用 2013年 3月 18日
应用手册 Effects of Clock Noise on High Speed DAC Performance 2012年 11月 8日
用户指南 TSW3085 ACPR and EVM Measurements 2011年 12月 29日
应用手册 App Note 1939 Crystal Based Oscillator Design with LMK04000 Family 下载最新的英文版本 (Rev.A) 2009年 3月 13日
用户指南 Clock Conditioner Owner's Manual 2006年 11月 10日

设计与开发

有关其他条款或所需资源,请点击下面的任何链接来查看详情页面。

硬件开发

评估板 下载
DAC34SH84 评估模块
DAC34SH84EVM
document-generic 用户指南
499
说明

The DAC34SH84EVM is a circuit board that allows designers to evaluate the performance of Texas Instruments' four-channel, ultra-low power, 16-bit, 1.5 GSPS DAC34SH84 digital-to-analog converter (DAC) with 32-bit wide DDR LVDS data input, integrated 2x/4x/8x/16x interpolation filters, 32-bit NCO and (...)

特性
  • Comprehensive test capability for the DAC34SH84
  • Direct connection to TSW1400/TSW3100 signal generator
  • Includes CDCE62005 for clock generation or jitter cleaning
  • Software support with a full featured GUI for easy testing and prototyping
  • FMC-DAC-Adapter card compatible to connect with FMC interconnect (...)
  • 评估板 下载
    document-generic 用户指南
    299
    说明

    The LMK04800 family is the industry's highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum architecture enables 111 fs rms jitter (12 kHz to 20 MHz) using a (...)

    特性
    • Multi-mode: Dual PLL, single PLL, and clock distribution
    • Dual Loop PLLatinum PLL Architecture
        - PLL1
          > Holdover mode when input clocks are lost
            + Automatic or manual triggering/recovery
        - PLL2
          > Integrated Low-Noise VCO
    • 2 redundant input clocks with LOS
        - Automatic and manual switch-over modes
    • 50% duty cycle (...)
    评估板 下载
    document-generic 用户指南
    499
    说明

    TSW1265EVM 是一款宽带双路接收器参考设计和评估平台。信号链通过双通道下变频混频器、LMH6521 双通道 DVGA、和 ADS4249 14 位 250 MSPS ADC 允许从射频到位的转换。TSW1265EVM 还包括 LMK04800 双 PLL 时钟抖动清除器和发生器,用以提供板载低噪音计时解决方案。还提供软件 GUI 以允许对 ADS4249 和 LMK04800 进行配置。可通过 GUI 或通过具有 FPGA 的高速连接器控制 LMH6521 DVGA 增益。EVM 适合与 TSW1400EVM 讯号撷取和产生电路板配合使用,以撷取 ADS4249 的数据。可使用高速数据转换器专业软件工具执行信号分析。

    特性
  • 使用双通道下变频器 (LMH6521 DVGA) 和 ADS4249 14 位 250 MSPS ADC 的完整射频至位接收器评估平台
  • LMK04800 时钟发生器和抖动清除功能可提供完整的板载计时解决方案
  • 还提供软件 GUI,用以配置 ADS4249、LMK04800 和 LMH6521
  • 可与 TSW1400 讯号撷取和产生卡轻松连接,实现快速评估
  • 评估板 下载
    document-generic 用户指南
    499
    说明

    TSW3084EVM 评估模块为电路板,可允许系统设计人员借助 LMK04806B 低噪声时钟发生器/抖动消除器,评估德州仪器 (TI) 发射信号链的总性能。作为易于使用的完整射频发射解决方案,TSW3084EVM 包含用于为 DAC3484 数模转换器 (DAC) 提供计时的 LMK04806B,以及两个可将来自 4 通道 DAC 的 I/Q 输出上变频为射频载波的 TRF3705。

    DAC3484 是四通道超低功耗 16 位 1.25 GSPS DAC,带有有效的多路复用的 16 位宽总线,可实现每个 DAC 输入速率为 312MSPS。

    TRF3705 是高性能复数射频调制器,输出范围为 300 MHz 至 4 GHz。

    LMK04806B 是低噪声时钟发生器和抖动消除器,适用于低于 150fs rms 抖动量和高达 1300MHz 的输出频率。

    EVM 可与 TSW3100/TSW1400 图形发生器结合使用,用于对 LVDS 端口执行大量测试步骤,直到达到 1.25 GSPS 的最大速率。TSW1406 可用于低成本、但速率高达 1 GSPS 的简单图形。除了向 DAC3484 提供高品质、低抖动的 DAC 采样时钟,LMK04806B 还向 TSW1400/TSW1406/TSW3100 提供作为 FPGA 参考时钟的 FPGA 时钟。发射射频信号路径还包括放大器和可编程衰减器。

    特性
  • 包含用于时钟生成和抖动消除的 LMK04806B
  • 直接连接至 TSW3100/TSW1400/TSW1406 信号发生器
  • 发送器(DAC3484 四路 DAC 和两个 TRF3705 IQ 调制器)对模拟基带、IF 和 RF 输出具有综合测试能力
  • 具有完整功能 GUI 的软件支持,以确保轻松测试和原型设计
  • FMC-DAC-Adapter 卡兼容连接 Xilinx FPGA EVM 上提供的 FMC 互连接头
  • 直接兼容 Altera FPGA EVM 上的 HSMC 接头
  • 评估板 下载
    document-generic 用户指南
    499
    说明

    TSW30H84EVM 评估模块为电路板,可允许系统设计人员借助 LMK04806B(请参见 LMK04800)低噪声时钟发生器/抖动消除器,评估德州仪器 (TI) 发射信号链路的总性能。作为易于使用的完整射频发射解决方案,TSW30H84EVM 包含用于为 DAC34H84 数模转换器 (DAC) 提供计时的 LMK04806B(请参见 LMK04800),以及两个可将来自 4 通道 DAC 的 I/Q 输出上变频为射频载波的 TRF3705。

    DAC34H84 是四通道超低功耗 16 位 1.25 GSPS DAC,最大输入图形速率为 625MSPS/DAC。

    TRF3705 是高性能复数射频调制器,输出范围为 300 MHz 至 4 GHz。

    LMK04806B(请参见 LMK04800)是低噪声时钟发生器和抖动消除器,抖动低于 150fs rms 以下,且输出频率至少可高达 1250MHz,用于为 DAC34H84 在其全速率下计时。

    该 EVM 能与 TSW1400/TSW1406/TSW3100 (...)

    特性
  • 包含用于时钟生成和抖动消除的 LMK04806B(请参见 LMK04800)
  • 直接连接至 TSW1400/TSW1406/TSW3100 TSW1406 信号发生器
  • 发送器(DAC34H84 四路 DAC 和两个 TRF3705 IQ 调制器)对 RF 输出具有综合测试能力
  • 具有完整功能 GUI 的软件支持,以确保轻松测试和原型设计
  • FMC-DAC-Adapter 卡兼容连接 Xilinx FPGA EVM 上提供的 FMC 互连接头
  • 直接兼容 Altera FPGA EVM 上的 HSMC 接头
  • 评估板 下载
    document-generic 用户指南
    499
    说明

    TSW30SH84EVM 评估模块为电路板,可允许系统设计人员借助 LMK04800 低噪声时钟发生器/抖动消除器,评估德州仪器 (TI) 发射信号链的总性能。作为易于使用的完整射频发射解决方案,TSW30SH84EVM 包含用于为 DAC34SH84 数模转换器 (DAC) 提供计时的 LMK04800,以及两个可将来自 4 通道 DAC 的 I/Q 输出上变频为射频载波的 TRF3705。

    DAC34SH84 是四通道超低功耗 16 位 1.5 GSPS DAC,最大输入图形速率为 750MSPS/DAC。

    TRF3705 是高性能复数射频调制器,输出范围为 300 MHz 至 4 GHz。

    LMK04800 是低噪声时钟发生器和抖动消除器,抖动低于 150fs rms 以下,且输出频率至少可高达 1500MHz,用于为 DAC34SH84 在其全速率下计时。

    该 EVM 能与 TSW1400/TSW1406/TSW3100 图形发生器配合使用以执行各种测试程序。TSW1400 (...)

    特性
  • 包含用于时钟生成和抖动消除的 LMK04800
  • 直接连接至 TSW1400/TSW1406/TSW3100 信号发生器
  • 发送器的综合测试能力;DAC34SH84 四路 DAC 和两个 TRF3705 IQ 调制器与 RF 输出
  • 具有完整功能 GUI 的软件支持,以确保轻松测试和原型设计
  • FMC-DAC-Adapter 卡兼容连接 Xilinx FPGA EVM 上提供的 FMC 互连接头
  • 直接兼容 Altera FPGA EVM 上的 HSMC 接头
  • 软件开发

    应用软件和框架 下载
    时钟设计工具 - 环路滤波器和器件配置 + 仿真
    CLOCKDESIGNTOOL The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)
    评估模块 (EVM) 的 GUI 下载
    SLAC507B.ZIP (123888 KB)
    评估模块 (EVM) 的 GUI 下载
    SLAC532.ZIP (126690 KB)
    IDE、配置、编译器或调试器 下载
    CodeLoader 器件寄存器编程
    CODELOADER The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.


    Which software do I use?

    Product

    Loop (...)

    设计工具和仿真

    仿真模型 下载
    SNAM100C.ZIP (111 KB) - IBIS Model
    仿真工具 下载
    PSPICE® for TI design and simulation tool
    PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

    借助 PSpice for TI 的设计和仿真环境及其内置的模型库,您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案,然后再进行布局和制造,可缩短产品上市时间并降低开发成本。 

    在 PSpice for TI 设计和仿真工具中,您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真,从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真,以更好地展现您的系统。

    除了一个完整的预加载模型库之外,您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后,可访问 TI store 购买产品。 

    借助 PSpice for TI,您可使用合适的工具来满足您在整个设计周期(从电路探索到设计开发和验证)的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件,开始您的设计。

    入门

    1. 申请使用 PSPICE-FOR-TI 仿真器
    2. 下载并安装
    3. 观看有关仿真入门的培训
    特性
    • 利用 Cadence PSpice 技术
    • 带有一套数字模型的预装库可在最坏情形下进行时序分析
    • 动态更新确保您可以使用全新的器件型号
    • 针对仿真速度进行了优化,且不会降低精度
    • 支持对多个产品进行同步分析
    • 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
    • 可离线使用
    • 在各种工作条件和器件容许范围内验证设计,包括
      • 自动测量和后处理
      • Monte Carlo 分析
      • 最坏情形分析
      • 热分析
    设计工具 下载
    Clock tree architect programming software
    CLOCK-TREE-ARCHITECT 时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
    特性
    • 接受客户特定的设计要求,如输入频率、输出频率、时钟格式和时钟计数
    • 在生成时钟树时考虑各种高级规范,如本底噪声和相位确定性要求
    • 提供清晰且直观的方框图
    • 评估每个产品和系统的关键性能指标(面积、价格、抖动和功率)
    • 生成设计报告(带有指向数据表、培训材料和软件工具的快速链接),以供将来参考

    CAD/CAE 符号

    封装 引脚 下载
    WQFN (NKD) 64 了解详情

    订购与质量

    包含信息:
    • RoHS
    • REACH
    • 器件标识
    • 引脚镀层/焊球材料
    • MSL 等级/回流焊峰值温度
    • MTBF/FIT 估算
    • 材料成分
    • 认证摘要
    • 持续可靠性监测

    推荐产品的参数、评估模块或参考设计可能与此 TI 产品相关

    支持与培训

    可获得 TI E2E™ 论坛的工程师技术支持

    所有内容均由 TI 和社区网友按“原样”提供,并不构成 TI 规范。参阅使用条款

    如果您对质量、包装或订购 TI 产品有疑问,请参阅 TI 支持

    视频