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产品详细信息

参数

Features Programmable with EEPROM, 7x5mm Output frequency (Max) (MHz) 1000 Output level HCSL, LVDS, LVPECL Jitter (ps) 0.1 Stability (ppm) 50 VCC core (V) 3.3 Operating temperature range (C) -40 to 85 open-in-new 查找其它 振荡器

封装|引脚|尺寸

QFM (SIA) 8 - open-in-new 查找其它 振荡器

特性

  • 超低噪声、高性能
    • 抖动:fOUT > 100MHz 时的典型值为 90fs RMS
    • PSRR:–70dBc,强大的电源抗噪性
  • 灵活的输出格式;用户可选择
    • 低电压正射极耦合逻辑 (LVPECL) 高达 1GHz
    • 低压差分信令 (LVDS) 高达 900MHz
    • 高速收发器逻辑 (HSTL) 高达 400MHz
  • 总频率容差:±50ppm
  • 系统级 特性
    • 频率裕量:精调和粗调
    • 内部 EEPROM:用户可配置默认设置
  • 其他 特性
    • 器件控制:I2C
    • 3.3V 工作电压
    • 工业温度范围(-40ºC 至 +85ºC)
    • 7mm × 5mm 8 引脚封装
    • 使用 LMK61E2 并借助 WEBENCH® 电源设计器创建定制设计方案

All trademarks are the property of their respective owners.

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描述

LMK61E2 是一款超低抖动 PLLatinum™可编程振荡器,具有分数 N 频率合成器(带可生成常用基准时钟的集成 VCO)。输出可配置为 LVPECL、LVDS 或 HCSL。

该器件 支持 从片上 EEPROM 自启动,该片上 EEPROM 出厂时编程为生成 156.25MHz 的 LVPECL 输出。器件寄存器和 EEPROM 设置可通过 I2C 串行接口在系统内实现完全编程。内部电源调节功能提供出色的电源纹波抑制 (PSRR),降低了供电网络的成本和复杂性。该器件由单个 3.3V ± 5% 电源供电。

该器件支持通过 I2C 串行接口进行频率精调和粗调,从而支持系统设计验证测试 (DVT),例如标准合规性和系统时序裕量测试。

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技术文档

设计与开发

有关其他条款或所需资源,请点击下面的任何链接来查看详情页面。

硬件开发

评估板 下载
document-generic 用户指南
$399.00
说明

LMK05028EVM 是 LMK05028 网络时钟发生器和同步器的评估模块。该 EVM 可用于器件评估、合规性测试和系统原型设计。
LMK05028 集成了两个具有可编程带宽的数字锁相环 (DPLL),用于实现输入的漂移和抖动衰减。该 EVM 包括针对时钟输入、振荡器输入和时钟输出的 SMA 连接器,以便连接到 50Ω 测试设备。通过板载 XO 和 TCXO (...)

特性
  • 两个具有可编程带宽的 DPLL 以及用于实现频率转换的模拟 PLL
  • 4 个时钟输入,可支持无中断切换和保持
  • 8 个差分输出时钟或 16 个 LVCMOS 输出时钟,或者二者的组合
  • 通过片上 EEPROM 来支持自定义的启动时钟配置
  • 灵活的振荡器选项:板载 XO 和 TCXO 或外部 SMA 输入
  • USB MCU 接口,用于通过 TICS Pro GUI 进行 I2C/SPI 和 GPIO 引脚控制
评估板 下载
document-generic 用户指南
$399.00
说明
The LMK05318EVM is an evaluation module for the LMK05318 Network Synchronizer Clock device.
The EVM can be used as a flexible, synchronous clock source for rapid evaluation, compliance testing, and system prototyping.  SMA ports provide access to the LMK05318 clock inputs and outputs for (...)
特性
  • One Digital PLL (DPLL) with programmable bandwidths and Two Fractional Analog PLLs (APLLs) for Flexible Clock Generation
  • Two reference inputs to the DPLL supporting hitless switching & holdover
  • Eight output clocks with 50-fs RMS phase jitter (12 kHz to 20 MHz)
  • On-chip EEPROM for custom start-up clock (...)
评估板 下载
document-generic 用户指南
$99.00
说明

LMK61E2EVM 评估模块提供了一个完整平台来评估具有集成式 EEPROM 和频率容限功能的德州仪器 (TI) LMK61E2 超低抖动可编程差动振荡器的 90fs RMS 抖动性能和可配置性。

LMK61E2EVM 可以用作抖动关键型应用的高性能时钟源,且可以轻松定制为用户期望的任何频率和输出格式。借助板载的 USB 转 I2C 接口,可通过软件图形用户界面 (GUI) 进行器件配置,且无需提供外部输入或电源即可运行器件。边缘发射 SMA 端口可用于访问 LMK61E2 的差分时钟输出,从而使用市售同轴电缆、适配器或平衡-非平衡变压器(未附带)连接到测试设备或参考板。

特性
  • 超低抖动差分时钟生成
  • 通过 USB 或从外部供电(SMA 连接器)
  • 板载的 USB 转 I2C 接口
  • 粗细频率容限
  • 通过 GUI 平台全面访问 LMK03328 寄存器和 EEPROM

软件开发

IDE、配置、编译器和调试器 下载
CodeLoader 器件寄存器编程
CODELOADER The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.


Which software do I use?

Product

Loop (...)

编程工具 下载
SNAC074.ZIP (3782 KB)

设计工具和仿真

仿真模型 下载
SLYM078.ZIP (16 KB) - IBIS Model

参考设计

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适用于 12 位数字转换器的可扩展 20.8GSPS 参考设计
TIDA-010128 — 此参考设计介绍采用时序交错配置射频采样模数转换器 (ADC) 的 20.8GSPS 采样系统。时序交错法是一种经实践检验可提高采样率的传统方法,然而,匹配个别 ADC 失调电压、增益和采样时间不匹配是实现性能的关键。随着采样时钟频率的增加,交错复杂性也随之增加。ADC 之间的相位匹配是实现更出色的 SFDR 和 ENOB 的关键规格之一。本参考设计通过采用简化 20.8GSPS 交错实施的 19fs 精确相位控制措施,在 ADC12DJ5200RF 上应用了无噪声孔径延迟调节功能。本参考设计基于符合 12 位系统性能要求的 LMK04828 和 LMX2594,采用了板载低噪声 JESD204B 时钟发生器。
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TIDA-010122
TIDA-010122 — 由于 5G 的兴起,大规模多输入多输出 (mMIMO)、相控阵雷达和通信有效载荷等应用需要进行相应的调整,由此带来了同步设计挑战,该参考设计针对这些挑战提供了解决方案。典型射频前端包括模拟域中的天线、低噪声放大器 (LNA)、混频器、本机振荡器 (LO),以及数字域中的模数转换器、数字控制振荡器 (NCO) 和数字下变频器 (DDC)。要实现总体系统同步,这些数字块需要与系统时钟进行同步。该参考设计使用 ADC12DJ3200 数据转换器,通过将片上 NCO 与 SYNC~ 进行同步获得确定性延迟,以此在多个接收器上实现小于 5ps 的通道间偏移,并使用无噪声孔径延迟调节(tAD 调节)功能来进一步减少偏移。该设计还基于 LMX2594 宽带 PLL 和 LMK04828 合成器以及抖动清除器来提供相位噪声极低的时钟解决方案。
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适用于雷达和电子战应用的多通道射频收发器参考设计
TIDA-010132 — 该参考设计展示了一款 8 通道模拟前端 (AFE),它使用了两个 AFE7444 4 通道射频收发器和基于 LMK04828-LMX2594 的时钟子系统,该子系统可支持将设计扩展至 16 通道或更多通道。每个 AFE 通道都包含 14 位 9GSPS DAC 和 3GSPS ADC,该 ADC 可在 2.6GHz 下同步至低于 10ps 偏移并且动态范围大于 75dB。
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适用于高速示波器和宽带数字转换器的 12.8-GSPS 模拟前端参考设计
TIDA-01028 — 此参考设计提供了一个用于实现 12.8GSPS 采样率的交错射频采样模数转换器 (ADC) 的实用示例。这可通过对两个射频采样 ADC 进行时序交错来实现。交错需要在 ADC 之间进行相移,此参考设计通过 ADC12DJ3200 的无噪声孔径延迟调节(tAD 调节)功能来实现相移。此功能还可用于最大限度地减少交错 ADC 常见的失配问题:最大程度地提升 SNR、ENOB 和 SFDR 性能。此参考设计还采用了支持 JESD204B 的低相位噪声时钟树,该时钟树通过 LMX2594 宽带 PLL、LMK04828 合成器以及抖动清除器来实现。
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可最大限度提升 12.8GSPS 数据采集系统性能的低噪声电源参考设计
TIDA-01027 — 此参考设计显示了适用于能超过 12.8GSPS 的极高速 DAQ 系统的高效率、低噪声 5 轨电源设计。该电源的直流/直流转换器进行了频率同步和相移,从而使输入电流纹波最小并控制频率成分。此外,它还使用高性能 HotRodTM 封装技术将任何潜在的辐射电磁干扰 (EMI) 降到了最低。
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适用于雷达和无线 5G 测试仪的多通道射频收发器时钟参考设计
TIDA-010131 — 相控阵雷达、无线通信测试仪和电子战等高速终端设备的模拟前端需要同步的多收发器信号链。每个收发器信号链都包括高速模数转换器 (ADC)、数模转换器 (DAC) 和时钟子系统。时钟子系统提供低噪声采样时钟,具备精细的延迟调节功能,可实现最低的通道间偏差和最佳的系统性能,如信噪比 (SNR)、无杂散动态范围 (SFDR)、IMD3 和有效位数 (ENOB) 等。此参考设计通过 AFE7444 EVM 展示了多通道 JESD204B 时钟生成和系统性能。通过高达 2.6GHz 射频的 6GSPS/3GSPS DAC/ADC 时钟实现的优于 10ps 的通道间偏差以及 SNR 和 SFDR 等系统性能与 AFE7444 数据表规格相当。
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用于消除高性能 DAQ 系统中的 EMI 影响的多轨电源参考设计
TIDA-01054 — TIDA-01054 参考设计采用 LM53635 降压转换器,可帮助消除 EMI 对高于 16 位的数据采集 (DAQ) 系统的性能降低影响。借助该降压转换器,设计人员可以将电源解决方案放置在靠近信号路径的位置,而不会产生不必要的 EMI 噪声降级,同时可以节省布板空间。该设计使用 20 位 1MSPS SAR ADC 支持 100.13dB 的系统 SNR 性能,这基本匹配使用外部电源时的 100.14dB SNR 性能。
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用于高性能 DAQ 系统的 ADC 电压基准缓冲器优化参考设计
TIDA-01055 — 适用于高性能 DAQ 系统的 TIDA-01055 参考设计优化了 ADC 基准缓冲器,以提高 SNR 性能并降低功耗(使用 TI OPA837 高速运算放大器)。该器件用于复合缓冲器配置,与传统运算放大器相比,将功耗降低了 22%。具有集成缓冲器的电压基准源通常缺少在高通道数系统中实现最佳性能所需的驱动强度。该参考设计能够驱动多个 ADC 并实现 15.77 位的系统 ENOB(使用 18 位 2MSPS SAR ADC)。
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适用于雷达和 5G 无线测试仪的高通道数 JESD204B 时钟生成参考设计
TIDA-01023 — 高速多通道应用需要低噪声、可扩展且可进行精确通道间偏差调节的时钟解决方案,以实现最佳系统 SNR、SFDR 和 ENOB。此参考设计使用一个主时钟器件和多个从时钟器件,支持高通道数 JESD204B 同步时钟。此设计可提供多通道 JESD204B 时钟,采用 TI LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL,能够实现低于 10ps 的时钟间偏差。此设计经过 TI ADC12DJ3200 EVM 在 3GSPS 环境中检测,具有改善的 SNR 性能,通道间偏差低于 50ps。本文对所有重要设计理论都进行了阐释说明,可指导用户完成器件选择流程和设计优化。最后,此设计还包含原理图、板布局、硬件测试和测试结果。
document-generic 原理图 document-generic 用户指南
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适用于 DSO、雷达和 5G 无线测试仪的多通道 JESD204B 15GHz 时钟参考设计
TIDA-01021 — High speed multi-channel applications require precise clocking solutions capable of managing channel-to-channel skew in order to achieve optimal system SNR, SFDR, and ENOB. This reference design is capable of supporting two high speed channels on separate boards by utilizing TI’s LMX2594 (...)
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用于最大限度提高 20 位 ADC 的信号动态范围以实现真正 10Vpp 差分输入的参考设计
TIDA-01057 — This reference design is designed for high performance data acquisition(DAQ) systems to improve the dynamic range of 20 bit differential input ADCs. Many DAQ systems require the measurement capability at a wide FSR (Full Scale Range) in order to obtain sufficient signal dynamic range. Many earlier (...)
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适用于雷达和 5G 无线测试仪的高通道数 JESD204B 菊链时钟参考设计
TIDA-01024 — 高速多通道应用需要低噪声、可扩展且可进行精确通道间偏斜调节的时钟解决方案,以实现最佳系统 SNR、SFDR 和 ENOB。此参考设计支持在菊链配置中增加 JESD204B 同步时钟。此设计可提供多通道 JESD204B 时钟,采用 TI LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL,能够实现低于 10ps 的时钟间偏斜。此设计经过 TI ADC12DJ3200 EVM 在 3GSPS 环境中检测,具有改善的 SNR 性能,通道间偏斜低于 50ps。本文对所有重要设计理论都进行了阐释说明,可指导用户完成器件选择流程和设计优化。最后,此设计还包含原理图、板布局、硬件测试和测试结果。
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用于在最大限度地减小 EMI 的同时优化供电效率的 20 位 1MSPS DAQ 参考设计
TIDA-01056 — 该适用于高性能数据采集 (DAQ) 系统的参考设计优化了功率级,以降低功耗并最大程度地减小开关稳压器的 EMI 影响(通过使用 LMS3635-Q1 降压转换器)。与 LM53635 降压转换器相比,该参考设计可在最轻负载电流下将效率提高 7.2%,从而实现 125.25dB 的 SFDR、99dB 的 SNR 和 16.1 的 ENOB。
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最大程度提升 SNR 和采样速率的 20 位、1MSPS 隔离器优化型数据采集参考设计
TIDA-01037 — TIDA-01037 是一款 20 位、1MSPS 隔离式模拟输入数据采集参考设计,使用两种不同隔离器器件,以最大限度地提高信号链 SNR 和采样率性能。对于需要低抖动的信号(例如 ADC 采样时钟),可使用 TI 的 ISO73xx 系列低抖动器件;而 TI 的高速 ISO78xx 系列器件则用于最大限度地提高数据采样率。通过结合这两种隔离器解决方案,可跨隔离边界最大限度地降低采样时钟抖动,使高频性能得到显著提高,并且可利用最大限度提高隔离器信号传输速率的方式提高数据吞吐量。通过使用 TI 的高级 ADC multiSPITM 和源同步功能,还可实现进一步改善。最后,说明了所有重要设计理论并展示了测量结果。
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适用于 DSO、雷达和 5G 无线测试系统的灵活 3.2GSPS 多通道 AFE 参考设计
TIDA-01022 — 此高速多通道数据采集参考设计可实现最佳的系统性能。系统设计人员需要考虑关键的设计参数,如高速多通道时钟生成功能的时钟抖动和偏斜(这会影响整个系统的 SNR、SFDR、通道间偏斜和确定性延迟)。此参考设计演示了一种多通道 AFE 和时钟解决方案,采用具有 JESD204B 的高速数据转换器、高速放大器、高性能时钟和低噪声电源解决方案,可实现最佳的系统性能
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优化 FPGA 利用率和自动测试设备数据吞吐量的参考设计
TIDA-01051 — TIDA-01051 参考设计用于演示极高通道数数据采集 (DAQ) 系统(如用在自动测试设备 (ATE) 中的系统)经过优化的通道密度、集成、功耗、时钟分配和信号链性能。利用串行器(如 TI DS90C383B)将多个同步采样 ADC 输出与几个 LVDS 线结合,可显著减少主机 FPGA 必须处理的引脚数量。因此,单个 FPGA 可处理的 DAQ 通道数量大幅增加,而且电路板布线的复杂性也大大降低。
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采用集成合成器并具有毛刺抑制功能的 9.8GHz RF CW 信号发生器参考设计
TIDA-00626 — 此设计为 9.8GHz 宽带、低相位噪声、集成型连续波 (CW) 射频信号发生器,使用了多功能杂散抑制技术。输出电平可支持在 -32dBm 至 14.5dBm 之间(幅度为 0.5dB)进行编程。此信号发生器可用作模拟和矢量信号发生器等应用的本地振荡器,也可用作射频 ADC 的时钟发生器。用户可通过 TI USB2ANY 接口并使用微控制器 MSP430F5529 Launch Pad 在任何 PC 上控制 TIDA-00626。
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适用于 18 位 SAR 数据转换器的模拟前端优化型 DAQ 系统参考设计
TIDA-01050 — TIDA-01050 参考设计是为了改善通常与自动测试设备相关的集成、功耗、性能和时钟问题。该设计适用于任何 ATE 系统,但还是最适用于需要大量输入通道的系统。
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使用负电源输入改进满标量程 THD 的 ADC 驱动器参考设计
TIDA-01052 — TIDA-01052 参考设计旨在突显在模拟前端驱动器放大器上使用负电压轨而不是接地所致的系统性能提升。此概念与所有模拟前端有关,但此设计专门针对自动测试设备。
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实现最高 SNR 和采样速率的 18 位、2MSPS 隔离式数据采集参考设计
TIDA-00732 该“可实现最大 SNR 和采样率的 18 位 2Msps 隔离式数据采集参考设计”演示了如何应对隔离式数据采集系统设计中的典型性能限制挑战:
  • 通过将数字隔离器引入的传播延迟降至最低,使采样率达到最大
  • 通过有效地减轻数字隔离器引入的 ADC 采样时钟抖动,使高频交流信号链性能 (SNR) 达到最大
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CAD/CAE 符号

封装 引脚 下载
QFM (SIA) 8 视图选项

订购与质量

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