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LMK04832

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Ultra low-noise JESD204B compliant clock jitter cleaner with dual loop

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Ultra low-noise JESD204B compliant clock jitter cleaner with dual loop

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产品详细信息

参数

Function Dual-loop PLL Number of outputs 15 RMS jitter (fs) 54 Output frequency (Min) (MHz) 0.305 Output frequency (Max) (MHz) 3250 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features JESD204B Operating temperature range (C) -40 to 85 open-in-new 查找其它 时钟抖动清除器和同步器

封装|引脚|尺寸

WQFN (NKD) 64 81 mm² 9 x 9 open-in-new 查找其它 时钟抖动清除器和同步器

特性

  • 最高时钟输出频率：3255MHz
  • 多模式：双 PLL、单 PLL 和时钟分配
  • 超低噪声，2500MHz 时：
    • 54fs RMS 抖动（12kHz 至 20MHz）
    • 64fs RMS 抖动（100Hz 至 20MHz）
    • –157.6dBc/Hz 本底噪声
  • 超低噪声，3200MHz 时：
    • 61fs RMS 抖动（12kHz 至 20MHz）
    • 67fs RMS 抖动（100Hz 至 100MHz）
    • –156.5dBc/Hz 本底噪声
  • PLL2
    • –230dBc/Hz PLL FOM
    • –128dBc/Hz PLL 1/f
    • 相位检测器速率高达 320MHz
    • 两个集成 VCO：2440 至 2580MHz
      和 2945 至 3255MHz
  • 多达 14 个差动器件时钟
    • CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可编程输出
  • 最多 1 个缓冲 VCXO/XO 输出
    • LVPECL、LVDS、2xLVCMOS 可编程输出
  • 1-1023 CLKout 分频器
  • 1-8191 SYSREF 分频器
  • SYSREF 时钟 25ps 阶跃模拟延迟
  • 器件时钟和 SYSREF 数字延迟和动态数字延迟
  • PLL1 保持模式
  • PLL1 或 PLL2 零延迟
  • 支持 105°C PCB 温度
    （在散热焊盘上测量）

All trademarks are the property of their respective owners.

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描述

LMK04832 是一款具有超高性能的时钟调节器，不但支持 JEDEC JESD204B，而且与 LMK0482x 器件系列引脚兼容。

PLL2 可以配置 14 个时钟输出以驱动 7 个 JESD204B 转换器或其他逻辑器件（使用器件和 SYSREF 时钟）。SYSREF 可以通过直流和交流耦合提供。不只是 JESD204B 应用，14 个输出中的每一个输出都可以单独配置为用于传统时钟系统的高性能输出。

LMK04832 可以配置在双 PLL、单 PLL 或时钟分配模式下工作（使用或不使用 SYSREF 生成或时钟恢复）。PLL2 可以使用内部或外部 VCO 工作。

LMK04832 既具有出色的性能， 又具有 多种特性，如功率和性能均衡调节、双 VCO、动态数字延迟和保持模式，是提供灵活的高性能时钟树的理想器件。

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应用手册 何时选择JESD204B接口？ 下载英文版本 2014年 2月 28日

设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
10699
说明

ADC12DJ3200EVMCVAL 是用于评估 ADC12DJ3200QML-SP 器件的评估模块 (EVM)。ADC12DJ3200QML-SP 是一款航空用低功耗、12 位、双路 3.2GSPS/单路 6.4GSPS 射频采样模数转换器 (ADC)，具有缓冲模拟输入、集成式数字下变频器和 JESD204B 接口。集成的数字下变频器具有可编程 NCO 和抽取设置（包括非抽取 12 位和 8 位 ADC 输出）。该 EVM 具有变压器耦合模拟输入，可适应广泛的信号源和频率。板载 LMX2582 时钟合成器和 LMK04832 JESD204B 时钟生成器可以配置为提供超低抖动 ADC 器件时钟和 SYSREF，从而实现完整的 JESD204B 子类 1 时钟解决方案。

ADC12DJ3200EVMCVAL 可通过高速 FMC+ 连接器直接连接到 TSW14J57EVM 数据采集硬件。使用 TSW14J57EVM 时，也可使用高速数据转换器专业软件 (DATACONVERTERPRO-SW) 进行数据采集和分析支持。

特性
  • 灵活的变压器耦合模拟输入，支持各种信号源和频率
  • 易于使用的软件 GUI 支持通过 USB 接口针对各种配置要求对 ADC12DJ3200QML-SP、LMX2582 和 LMK04832 器件进行配置
  • 使用高速数据转换器专业软件 (DATACONVERTERPRO-SW) 快速评估 ADC 性能
  • 轻松连接至 TSW14J57EVM 数据采集卡
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评估板 下载
document-generic 用户指南
499
说明
LMK04832EVM 允许使用测试设备或其他评估板对 LMK04832 进行评估，从而验证用于特定应用的块或系统要求。LMK04832 EVM 已预先装配了一个用于双环操作的 122.88MHz VCXO。如果需要不同的 VCXO 频率或者需要适用于性能评估的特定 VCXO，则可以替换 VCXO。该 EVM 可重设为单环操作或时钟分频器/延迟/扇出配置。LMK04832 是一款功能多样的器件，而且 LMK04832EVM 允许在多种配置下对 LMK04832 进行评估。
特性
  • 可最多提供三路时钟输入来支持 PLL1 操作，最多提供四路时钟输入来支持 PLL2 操作
  • OSCout 端口上的缓冲 OSCin 输出。如果要使用，请减少一路时钟输入
  • 内部 VCO、外部 VCO 或时钟输入的 14 路输出。外加一路缓冲 OSCin 输出
  • CLKin0 或 SYNC 引脚上的 SYNC 输入可实现多器件同步
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软件开发

应用软件和框架 下载
德州仪器 (TI) PLLatinum 仿真工具
PLLATINUMSIM-SW — 利用 PLLatinum Simulator Tool，可进行德州仪器 (TI) LMX 系列的 PLL 和合成器详细设计和仿真。
特性
  • 基于电流、成本、相位噪声和封装的器件选择
  • 针对无源和有源滤波器的滤波器设计（高达 4 级）
  • 相位噪声仿真，包括 PLL、分数引擎、VCO、输入、分频器和环路滤波器
  • 杂散仿真，包括相位检测器和分数。
  • 锁定时间仿真，包括 VCO 数字校准时间
  • 详细波特图仿真
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应用软件和框架 下载
德州仪器 (TI) 时钟和合成器 (TICS) Pro 软件
TICSPRO-SW — TICS 专业版软件用于对 CDC、LMK 和 LMX 的 EVM 进行编程。这些器件包含 PLL+VCO、合成器和时钟器件。
特性
  • 通过 USB2ANY 或板载 USB 接口对 EVM 进行编程。
  • 导出编程配置以在终端应用中使用。
查看详细信息

设计工具和仿真

仿真模型 下载
SNAM221.ZIP (192 KB) - IBIS Model
仿真工具 下载
PSPICE® for TI design and simulation tool
PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库，您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案，然后再进行布局和制造，可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中，您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真，从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真，以更好地展现您的系统。

除了一个完整的预加载模型库之外，您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后，可访问 TI store 购买产品。 

借助 PSpice for TI，您可使用合适的工具来满足您在整个设计周期（从电路探索到设计开发和验证）的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件，开始您的设计。

入门

  1. 申请使用 PSPICE-FOR-TI 仿真器
  2. 下载并安装
  3. 观看有关仿真入门的培训
特性
  • 利用 Cadence PSpice 技术
  • 带有一套数字模型的预装库可在最坏情形下进行时序分析
  • 动态更新确保您可以使用全新的器件型号
  • 针对仿真速度进行了优化，且不会降低精度
  • 支持对多个产品进行同步分析
  • 基于 OrCAD Capture 框架，提供对业界广泛使用的原理图捕获和仿真环境的访问权限
  • 可离线使用
  • 在各种工作条件和器件容许范围内验证设计，包括
    • 自动测量和后处理
    • Monte Carlo 分析
    • 最坏情形分析
    • 热分析
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设计工具 下载
Clock tree architect programming software
CLOCK-TREE-ARCHITECT — 时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据，然后生成系统级多芯片时钟解决方案。
特性
  • 接受客户特定的设计要求，如输入频率、输出频率、时钟格式和时钟计数
  • 在生成时钟树时考虑各种高级规范，如本底噪声和相位确定性要求
  • 提供清晰且直观的方框图
  • 评估每个产品和系统的关键性能指标（面积、价格、抖动和功率）
  • 生成设计报告（带有指向数据表、培训材料和软件工具的快速链接），以供将来参考
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参考设计

参考设计 下载
适用于雷达和电子战应用的多通道射频收发器参考设计
TIDA-010132 — 该参考设计展示了一款 8 通道模拟前端 (AFE)，它使用了两个 AFE7444 4 通道射频收发器和基于 LMK04828-LMX2594 的时钟子系统，该子系统可支持将设计扩展至 16 通道或更多通道。每个 AFE 通道都包含 14 位 9GSPS DAC 和 3GSPS ADC，该 ADC 可在 2.6GHz 下同步至低于 10ps 偏移并且动态范围大于 75dB。
document-generic 原理图
参考设计 下载
可最大限度提升 12.8GSPS 数据采集系统性能的低噪声电源参考设计
TIDA-01027 — 此参考设计显示了适用于能超过 12.8GSPS 的极高速 DAQ 系统的高效率、低噪声 5 轨电源设计。该电源的直流/直流转换器进行了频率同步和相移，从而使输入电流纹波最小并控制频率成分。此外，它还使用高性能 HotRodTM 封装技术将任何潜在的辐射电磁干扰 (EMI) 降到了最低。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本

CAD/CAE 符号

封装 引脚 下载
WQFN (NKD) 64 了解详情

订购与质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

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