LMK04714-Q1
- AEC-Q100 等级 1：–40°C 至 125°C
- 最高时钟输出频率：3255MHz
- 多模式：双 PLL、单 PLL 和时钟分配
- 6GHz 外部 VCO 或分配输入
- 超低噪声（2500MHz 时）：
- 54fs RMS 抖动（12kHz 至 20MHz）
- 64fs RMS 抖动（100Hz 至 20MHz）
- –157.6dBc/Hz 本底噪声
- 超低噪声（3200MHz 时）：
- 61fs RMS 抖动（12kHz 至 20MHz）
- 67fs RMS 抖动（100Hz 至 100MHz）
- –156.5dBc/Hz 本底噪声
- PLL2
- –230dBc/Hz PLL FOM
- –128dBc/Hz PLL 1/f
- 相位检测器频率高达 320MHz
- 两个集成 VCO：2440MHz 至 2600MHz 和 2945MHz 至 3255MHz
- 多达 14 个差分器件时钟
- CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可编程输出
- 最多 1 个缓冲 VCXO/XO 输出
- LVPECL、LVDS、2xLVCMOS 可编程输出
- 1-1023 CLKOUT 整数分频器
- 1-8191 SYSREF 整数分频器
- SYSREF 时钟 25ps 阶跃模拟延迟
- 器件时钟和 SYSREF 数字延迟和动态数字延迟
- PLL1 保持模式
- PLL1 或 PLL2 0 延迟
- 高可靠性
- 受控基线
- 一个封测场所
- 一个制造场所
- 延长的产品生命周期
- 延长的产品变更通知
- 产品可追溯性
LMK04714-Q1 是一款适用于航天应用、支持 JEDEC JESD204B/C 的高性能时钟调节器。
PLL2 可以配置 14 个时钟输出以驱动 7 个 JESD204B/C 转换器或其他逻辑器件（使用器件和 SYSREF 时钟）。SYSREF 可以通过直流和交流耦合提供。14 个输出中的每一个输出都可以单独配置为用于传统时钟系统的高性能输出（不限于 JESD204B/C 应用）。
无论有无 SYSREF 生成或重新计时，该器件都可以配置为在双 PLL、单 PLL 或时钟分配模式下运行。PLL2 可以使用内部或外部 VCO 工作。
高性能与多种特性（如功耗和性能权衡调节、双 VCO、动态数字延迟和保持）相结合，可提供灵活的高性能时钟树。
设计与开发
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支持软件
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
德州仪器 (TI) 时钟和合成器 (TICS) 专业软件用于对具有以下前缀的产品编号的评估模块 (EVM) 进行编程：CDC、LMK 和 LMX。这些产品包括锁相环和电压控制振荡器 (PLL+VCO)、合成器和时钟器件。
设计工具
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具，允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真，其中包括 LMX 系列锁相环 (PLL) 和合成器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| HTQFP (PAP) | 64 | Ultra Librarian |
订购和质量
推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。