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产品详细信息

参数

Function Dual-loop PLL Number of outputs 12 RMS jitter (fs) 100 Output frequency (Min) (MHz) 0.22 Output frequency (Max) (MHz) 2600 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features 0 Delay Operating temperature range (C) -40 to 85 open-in-new 查找其它 时钟抖动清除器和同步器

封装|引脚|尺寸

WQFN (NKD) 64 81 mm² 9 x 9 open-in-new 查找其它 时钟抖动清除器和同步器

特性

  • 超低均方根(RMS) 抖动性能
    • 100fs RMS 抖动(12kHz 至20MHz)
    • 123fs RMS 抖动(100Hz 至20MHz)
  • 双环PLLATINUM™锁相环(PLL) 架构
    • PLL1
      • 集成低噪声晶体振荡器电路
      • 输入时钟丢失时采用保持模式
        • 自动或手动触发/恢复
    • PLL2
      • 标准化1Hz (PLL) 噪底为
        –227dBc/Hz
      • 相位检测器速率最高可达155MHz
      • OSCin 倍频器
      • 集成低噪声压控振荡器(VCO)
      • VCO 频率范围为2370MHz 至2600MHz
  • 三个具有LOS 的冗余输入时钟
    • 自动和手动切换模式
  • 50% 占空比输出分配,1 至1045(偶数和奇数)
  • 低电压正射极耦合逻辑(LVPECL),低压差分信令
    (LVDS) 或低电压互补金属氧化物半导体
    (LVCMOS) 可编程输出
  • 固定或可动态调节的精密数字延迟
  • 模拟延迟控制(步长为25ps),最高可达575ps
  • 1/2 时钟分配周期分步数字延迟,最高可达522 个
    步长
  • 13 路差分输出;最高可达26 路单端输出
    • 多达5 个VCXO 和晶体缓冲输出
  • 高达2600MHz 的时钟速率
  • 0 延迟模式
  • 加电时3 个缺省时钟输出
  • 多模式:双PLL、单PLL 和时钟分配
  • 工业温度范围:–40°C 至+85°C
  • 3.15V 至3.45V 工作电压
  • 封装:64 引脚超薄型四方扁平无引线(WQFN)
    (9.0mm × 9.0mm × 0.8 mm)
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描述

LMK04816 器件是业界性能最为优异的时钟调节器,具备出色的时钟抖动消除、生成和分配等高级功能, 能够充分满足新一代系统要求。双环PLLATINUM 架构采用低噪声VCXO 模块可实现111fs 的RMS 抖动 (12kHz 至20MHz)或采用低成本外部晶振及变容二极管实现低 于200fs 的RMS 抖动(12kHz 至20MHz)。

双环路架构由两个高性能锁相环(PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器(VCO) 构 成。第一个PLL (PLL1) 具有低噪声抖动消除器功能,而第二个PLL (PLL2) 执行时钟生成。PLL1 可配置为 与外部VCXO 模块配合使用,或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。用于很窄 的环路带宽时,PLL1 使用VCXO 模块或可调晶体的优异近端相位噪声(偏移低于50kHz)清理输入时 钟。PLL1 的输出将用作PLL2 的清理输入参考,以锁定集成式VCO。可对PLL2 的环路带宽进行优化以清 理远端相位噪声(偏移高于50 kHz),集成式VCO优于VCXO 模块或PLL1 中使用的可调晶体。

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技术文档

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类型 标题 下载最新的英文版本 日期
* 数据表 LMK04816 具有双环 PLL 的三输入低噪声时钟抖动消除器 数据表 (Rev. C) 下载英文版本 (Rev.C) 2016年 3月 8日
选择指南 TI Components for Aerospace and Defense Guide (Rev. E) 2017年 3月 22日
应用手册 AN-1939 Crystal Based Oscillator Design with the LMK04000 Family (Rev. A) 2013年 4月 26日
用户指南 LMK04816 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs 2012年 7月 2日
用户指南 TSW3085 ACPR and EVM Measurements 2011年 12月 29日
用户指南 Clock Conditioner Owner's Manual 2006年 11月 10日

设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
299
说明

The LMK04816 is the industry's highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum™ architecture enables 111 fs rms jitter (12 kHz to 20 MHz) using a low (...)

特性
  • Multi-mode: Dual PLL, single PLL, and clock distribution
  • Dual Loop PLLatinum PLL Architecture
    • PLL1
      • Holdover mode when input clocks are lost
        • Automatic or manual triggering/recovery
    • PLL2
      • Integrated Low-Noise VCO
  • 3 redundant input clocks with LOS
    • Automatic and manual switch-over modes
  • 50% duty cycle output (...)

软件开发

应用软件和框架 下载
时钟设计工具 - 环路滤波器和器件配置 + 仿真
CLOCKDESIGNTOOL The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)
应用软件和框架 下载
德州仪器 (TI) 时钟和合成器 (TICS) Pro 软件
TICSPRO-SW TICS 专业版软件用于对 CDC、LMK 和 LMX 的 EVM 进行编程。这些器件包含 PLL+VCO、合成器和时钟器件。
特性
  • 通过 USB2ANY 或板载 USB 接口对 EVM 进行编程。
  • 导出编程配置以在终端应用中使用。
IDE、配置、编译器或调试器 下载
CodeLoader 器件寄存器编程
CODELOADER The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.


Which software do I use?

Product

Loop (...)

设计工具和仿真

仿真模型 下载
SNAM103C.ZIP (120 KB) - IBIS Model
仿真工具 下载
PSPICE® for TI design and simulation tool
PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库,您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案,然后再进行布局和制造,可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中,您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真,从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真,以更好地展现您的系统。

除了一个完整的预加载模型库之外,您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后,可访问 TI store 购买产品。 

借助 PSpice for TI,您可使用合适的工具来满足您在整个设计周期(从电路探索到设计开发和验证)的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件,开始您的设计。

入门

  1. 申请使用 PSPICE-FOR-TI 仿真器
  2. 下载并安装
  3. 观看有关仿真入门的培训
特性
  • 利用 Cadence PSpice 技术
  • 带有一套数字模型的预装库可在最坏情形下进行时序分析
  • 动态更新确保您可以使用全新的器件型号
  • 针对仿真速度进行了优化,且不会降低精度
  • 支持对多个产品进行同步分析
  • 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
  • 可离线使用
  • 在各种工作条件和器件容许范围内验证设计,包括
    • 自动测量和后处理
    • Monte Carlo 分析
    • 最坏情形分析
    • 热分析
设计工具 下载
Clock tree architect programming software
CLOCK-TREE-ARCHITECT 时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
特性
  • 接受客户特定的设计要求,如输入频率、输出频率、时钟格式和时钟计数
  • 在生成时钟树时考虑各种高级规范,如本底噪声和相位确定性要求
  • 提供清晰且直观的方框图
  • 评估每个产品和系统的关键性能指标(面积、价格、抖动和功率)
  • 生成设计报告(带有指向数据表、培训材料和软件工具的快速链接),以供将来参考

CAD/CAE 符号

封装 引脚 下载
WQFN (NKD) 64 了解详情

订购与质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

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支持与培训

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