产品详细信息

Integrated VCO No Output frequency (Min) (MHz) 300 Output frequency (Max) (MHz) 12800 Current consumption (mA) 405 1/f noise (10-kHz offset at 1-GHz carrier) (dBc/Hz) -161
Integrated VCO No Output frequency (Min) (MHz) 300 Output frequency (Max) (MHz) 12800 Current consumption (mA) 405 1/f noise (10-kHz offset at 1-GHz carrier) (dBc/Hz) -161
VQFN (RHA) 40
  • 300MHz 至 12.8GHz 输出频率
  • 6GHz 输出的本底噪声为 –160dBc/Hz
  • 在 30fs 附加抖动下(直流至 fCLK 积分范围)
  • 4 个具有相应 SYSREF 输出的高频时钟
    • 由 1(旁路)、2、3、4、5、6、7 和 8 进行共享分频
    • 共享可编程倍频器 x2、x3 和 x4
  • 带有相应 SYSREF 输出的 LOGICLK 输出
    • 基于单独的分频组
    • 1、2、4 预分频器
    • 1(旁路)、2、…、1023 后分频器
  • 8 个可编程输出功率级别
  • 同步的 SYSREF 时钟输出
    • 在 12.8GHz 下,508 次延迟步长调整,每次小于 2.5ps
    • 发生器和中继器模式
    • SYSREFREQ 引脚的窗口化特性,以优化计时
  • 针对所有分频和倍频器件的同步功能
  • 2.5V 工作电压
  • –40ºC 至 +85ºC 工作温度
  • 300MHz 至 12.8GHz 输出频率
  • 6GHz 输出的本底噪声为 –160dBc/Hz
  • 在 30fs 附加抖动下(直流至 fCLK 积分范围)
  • 4 个具有相应 SYSREF 输出的高频时钟
    • 由 1(旁路)、2、3、4、5、6、7 和 8 进行共享分频
    • 共享可编程倍频器 x2、x3 和 x4
  • 带有相应 SYSREF 输出的 LOGICLK 输出
    • 基于单独的分频组
    • 1、2、4 预分频器
    • 1(旁路)、2、…、1023 后分频器
  • 8 个可编程输出功率级别
  • 同步的 SYSREF 时钟输出
    • 在 12.8GHz 下,508 次延迟步长调整,每次小于 2.5ps
    • 发生器和中继器模式
    • SYSREFREQ 引脚的窗口化特性,以优化计时
  • 针对所有分频和倍频器件的同步功能
  • 2.5V 工作电压
  • –40ºC 至 +85ºC 工作温度

该器件的高频功能和极低的抖动特性,可在不降低信噪比的情况下,很好地解决时钟精度、高频数据转换器的问题。4 个高频时钟输出中的每一个输出以及具有更大分频器范围的附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成,也可以作为输入传入,并重新计时为器件时钟。对于数据转换器时钟应用,务必使时钟的抖动小于数据转换器的孔径抖动。在需要对 4 个以上数据转换器进行时钟控制的应用中,可以使用多个器件开发各种级联架构,以分配所需的所有高频时钟和 SYSREF 信号。附加抖动为 30fs,本底噪声为 -160dbc/Hz,该器件与超低噪声参考时钟源相结合,是时钟数据转换器的典型解决方案,尤其是在 3GHz 以上采样时。

该器件的高频功能和极低的抖动特性,可在不降低信噪比的情况下,很好地解决时钟精度、高频数据转换器的问题。4 个高频时钟输出中的每一个输出以及具有更大分频器范围的附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成,也可以作为输入传入,并重新计时为器件时钟。对于数据转换器时钟应用,务必使时钟的抖动小于数据转换器的孔径抖动。在需要对 4 个以上数据转换器进行时钟控制的应用中,可以使用多个器件开发各种级联架构,以分配所需的所有高频时钟和 SYSREF 信号。附加抖动为 30fs,本底噪声为 -160dbc/Hz,该器件与超低噪声参考时钟源相结合,是时钟数据转换器的典型解决方案,尤其是在 3GHz 以上采样时。

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设计和开发

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包含用于现场可编程门阵列 (FPGA) 和逻辑时钟的独立型辅助时钟分频器,每个输出都包括一个具有皮秒精度和延迟调优能力的系统参考 (SYSREF) 补偿。多个器件可以同步以实现宽时钟分配树。

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