Ultra low-noise and low power JESD204B compliant clock jitter cleaner with dual PLLs
产品详细信息
参数
封装|引脚|尺寸
特性
- 双环路 PLL 架构
- 超低噪声(10kHz 至 20MHz):
- 1966.08MHz 频率下 48fs RMS 抖动
- 983.04MHz 频率下 50fs RMS 抖动
- 122.88MHz 频率下 61fs RMS 抖动
- 122.88MHz 时具有 –165dBc/Hz 本底噪声
- JESD204B 支持
- 一次性、脉冲和连续 SYSREF
- 10 个差动输出时钟(处于 8 个频率组中)
- 介于 700mVpp 和 1600mVpp 之间的可编程输出摆幅
- 每个输出对可配置为 SYSREF 时钟输出
- 16 位通道分频器
- 最小 SYSREF 频率为 25kHz
- 最大输出频率为 2GHz
- 精密数字延迟,动态可调
- 数字延迟 (DDLY) ½ × 时钟分配路径频率(最大 2GHz)
- 60ps 步长模拟延迟
- 50% 占空比输出分配,1 至 65535
(偶数和奇数)
- 2 个基准输入
- 输入丢失时采用保持模式
- 自动和手动切换模式
- 信号损失 (LOS) 检测
- 在 10 个有源输出下的典型功耗为 0.88W
- 通常由 1.8V(输出、输入)和 3.3V 电源(数字、PLL1、PLL2_OSC、PLL2 内核)供电
- 完全集成的可编程环路滤波器
- PLL2
- PLL2 相位检测器频率高达 250MHz
- OSCin 倍频器
- 集成式低噪声 VCO
- 内部功率调节:优于 –80dBc PSRR(在 VDDO 上)(对于 122.88MHz 差动输出)
- 3 线制或 4 线制 SPI 接口(4 线制为默认设置)
- –40ºC 至 +85ºC 工业环境温度
- 支持 105ºC PCB 温度(在散热焊盘上测量)
- LMK04610:8mm × 8mm VQFN-56 封装,间距为 0.5mm
All trademarks are the property of their respective owners.
描述
LMK0461x 器件系列具有业界性能最高且功耗最低的抖动清除器,支持 JESD204B 接口。
技术文档
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查看所有 4 类型 | 标题 | 下载最新的英文版本 | 日期 | |
---|---|---|---|---|
* | 数据表 | 具有双环路 PLL 且符合 JESD204B 标准的 LMK04610 超低噪声和低功耗时钟抖动消除器 数据表 (Rev. B) | 下载英文版本 (Rev.B) | 2019年 11月 11日 |
应用手册 | LMK0461x Phase Noise Performance With DC-DC Converters (Rev. B) | 2017年 7月 20日 | ||
应用手册 | SDPLL for LMK046xx Family | 2017年 5月 15日 | ||
用户指南 | LMK04610 Evaluation Board User's Guide (Rev. A) | 2017年 2月 1日 |
设计与开发
有关其他条款或所需资源,请点击下面的任何链接来查看详情页面。硬件开发
说明
LMK04610EVM 具有 LMK04610 符合 JESD204B 标准的超低噪声和低功耗双环路抖动清除器。凭借全部输出运行时仅为 900mW 的功耗,LMK04610 采用低噪声 VCXO 模块可支持低于 74 fs 的抖动(12kHz 至 20MHz)。集成 LDO 可提供高 PSRR,支持使用直流/直流转换器。
特性
- 当输出频率为 122.88MHz 时,具有从 10kHz 至 20MHz 的典型 60 fs rms 双环路架构
- 集成环路滤波器可轻松实现原型设计
- 122.88MHz 时,10 个输出的典型功耗为 0.9W
- 跳线可配置电源配有板载 LDO 和直流/直流转换器
- GUI 平台可实现对器件寄存器的完全访问
软件开发
TICSPRO-SW — TICS 专业版软件用于对 CDC、LMK 和 LMX 的 EVM 进行编程。这些器件包含 PLL+VCO、合成器和时钟器件。
特性
- 通过 USB2ANY 或板载 USB 接口对 EVM 进行编程。
- 导出编程配置以在终端应用中使用。
设计工具和仿真
SNAM204.ZIP (126 KB) - IBIS Model
PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。
借助 PSpice for TI 的设计和仿真环境及其内置的模型库,您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案,然后再进行布局和制造,可缩短产品上市时间并降低开发成本。
在 PSpice for TI 设计和仿真工具中,您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真,从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真,以更好地展现您的系统。
除了一个完整的预加载模型库之外,您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后,可访问 TI store 购买产品。
借助 PSpice for TI,您可使用合适的工具来满足您在整个设计周期(从电路探索到设计开发和验证)的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件,开始您的设计。
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入门
- 申请使用 PSPICE-FOR-TI 仿真器
- 下载并安装
- 观看有关仿真入门的培训
特性
- 利用 Cadence PSpice 技术
- 带有一套数字模型的预装库可在最坏情形下进行时序分析
- 动态更新确保您可以使用全新的器件型号
- 针对仿真速度进行了优化,且不会降低精度
- 支持对多个产品进行同步分析
- 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
- 可离线使用
- 在各种工作条件和器件容许范围内验证设计,包括
- 自动测量和后处理
- Monte Carlo 分析
- 最坏情形分析
- 热分析
CLOCK-TREE-ARCHITECT — 时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
特性
- 接受客户特定的设计要求,如输入频率、输出频率、时钟格式和时钟计数
- 在生成时钟树时考虑各种高级规范,如本底噪声和相位确定性要求
- 提供清晰且直观的方框图
- 评估每个产品和系统的关键性能指标(面积、价格、抖动和功率)
- 生成设计报告(带有指向数据表、培训材料和软件工具的快速链接),以供将来参考
CAD/CAE 符号
封装 | 引脚 | 下载 |
---|---|---|
QFN (RTQ) | 56 | 了解详情 |
订购与质量
包含信息:
- RoHS
- REACH
- 器件标识
- 引脚镀层/焊球材料
- MSL 等级/回流焊峰值温度
- MTBF/FIT 估算
- 材料成分
- 认证摘要
- 持续可靠性监测
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