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CDCLVP111-SEP

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具有可选输入时钟驱动器的抗辐射 1:10 LVPECL 高速时钟缓冲器

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CDCLVP111-SEP

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产品详情

Number of outputs 10 Additive RMS jitter (typ) (fs) 40 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -55 to 125 Rating Space Output type LVPECL Input type CML, LVDS, LVPECL, SSTL
Number of outputs 10 Additive RMS jitter (typ) (fs) 40 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -55 to 125 Rating Space Output type LVPECL Input type CML, LVDS, LVPECL, SSTL
HLQFP (VFP) 32 81 mm² 9 x 9
  • 供应商项目图 (VID#)：V62/12624-02YE
  • 辐射耐受性：
    • 电离辐射总剂量 (TID)：50krad
    • 单粒子闩锁 (SEL)：43MeV × cm2/mg
  • 结温范围：-55°C 至 125°C
  • 将一个差分时钟输入对（LVDS、CML、SSTL、LVPECL、LVECL）分配至 10 个差分 LVPECL 或 LVECL 输出
  • 支持宽电源电压范围：2.375V 至 3.8V
  • 通过 CLK_SEL 可选择时钟输入
  • 适用于时钟分配应用的低输出偏斜（典型值为 15ps）
    • 附加抖动小于 1ps
    • 传播延迟小于 355ps
    • 开路输入默认状态
    • 兼容 LVDS、CML、SSTL 输入
  • 针对单端时钟的 VBB 基准电压输出
  • 频率范围介于 DC 至 3.5GHz 之间
  • 增强型航天塑料（航天 EP）：
    • 支持国防与航空航天应用
    • 受控基线
    • 一个封装测试厂
    • 一个制造基地
    • 延长了产品生命周期
    • 产品可追溯性
    • 根据 ASTM E595 进行了释气测试
  • 供应商项目图 (VID#)：V62/12624-02YE
  • 辐射耐受性：
    • 电离辐射总剂量 (TID)：50krad
    • 单粒子闩锁 (SEL)：43MeV × cm2/mg
  • 结温范围：-55°C 至 125°C
  • 将一个差分时钟输入对（LVDS、CML、SSTL、LVPECL、LVECL）分配至 10 个差分 LVPECL 或 LVECL 输出
  • 支持宽电源电压范围：2.375V 至 3.8V
  • 通过 CLK_SEL 可选择时钟输入
  • 适用于时钟分配应用的低输出偏斜（典型值为 15ps）
    • 附加抖动小于 1ps
    • 传播延迟小于 355ps
    • 开路输入默认状态
    • 兼容 LVDS、CML、SSTL 输入
  • 针对单端时钟的 VBB 基准电压输出
  • 频率范围介于 DC 至 3.5GHz 之间
  • 增强型航天塑料（航天 EP）：
    • 支持国防与航空航天应用
    • 受控基线
    • 一个封装测试厂
    • 一个制造基地
    • 延长了产品生命周期
    • 产品可追溯性
    • 根据 ASTM E595 进行了释气测试

CDCLVP111-SEP 时钟驱动器能够以最低时钟分配偏斜将 LVPECL 输入的一对差分时钟（CLK0 和 CLK1）分配至十对差分 LVPECL 时钟（Q0 和 Q9）输出。CDCLVP111-SEP 可接受两个时钟源传入一个输入多路复用器。CDCLVP111-SEP 专为驱动 50Ω 传输线路而设计。如果不使用某个输出引脚，可将其保持断开，以便降低功耗。如果只使用差分对的其中一个输出引脚，那么另一输出引脚必须同样地端接至 50Ω。

如果要求单端输入运行，VBB基准电压输出被使用。在这种情况下，必须将 VBB 引脚连接至 CLK0 并通过一个 10nF 电容器旁通至 GND。

要实现高速性能，强烈建议使用差分模式。

CDCLVP111-SEP 的工作温度范围是 -55°C 至 125°C。

CDCLVP111-SEP 时钟驱动器能够以最低时钟分配偏斜将 LVPECL 输入的一对差分时钟（CLK0 和 CLK1）分配至十对差分 LVPECL 时钟（Q0 和 Q9）输出。CDCLVP111-SEP 可接受两个时钟源传入一个输入多路复用器。CDCLVP111-SEP 专为驱动 50Ω 传输线路而设计。如果不使用某个输出引脚，可将其保持断开，以便降低功耗。如果只使用差分对的其中一个输出引脚，那么另一输出引脚必须同样地端接至 50Ω。

如果要求单端输入运行，VBB基准电压输出被使用。在这种情况下，必须将 VBB 引脚连接至 CLK0 并通过一个 10nF 电容器旁通至 GND。

要实现高速性能，强烈建议使用差分模式。

CDCLVP111-SEP 的工作温度范围是 -55°C 至 125°C。
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* 数据表 CDCLVP111-SEP 低压 1:10 LVPECL，具有可选输入时钟驱动器 数据表 PDF | HTML 英语版 PDF | HTML 2025年 8月 12日
* 辐射与可靠性报告 CDCLVP111-SEP Single-Event Effects (SEE) Radiation Report PDF | HTML 2025年 9月 24日
* 辐射与可靠性报告 CDCLVP111-SEP Production Flow and Reliability Report 2025年 8月 22日
证书 CDCLVP111SEPEVM EU Declaration of Conformity (DoC) 2025年 8月 22日
选择指南 TI Space Products (Rev. K) 2025年 4月 4日

设计与开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

CDCLVP111SEPEVM — CDCLVP111-SEP 评估模块

CDCLVP111-SEP 评估模块 (EVM) 提供了一个平台来评估各种电压和偏置配置下的时钟缓冲器。
用户指南: PDF | HTML
英语版: PDF | HTML
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设计工具

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

支持的产品和硬件

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模拟工具

PSPICE-FOR-TI — PSpice® for TI 设计和仿真工具

PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

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在 PSpice for TI 设计和仿真工具中，您可以搜索 TI (...)
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HLQFP (VFP) 32 Ultra Librarian
适用于评估类项目的 TI 标准条款与条件。

订购和质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

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