具有 1430MHz 至 1570MHz VCO 的低噪声抖动消除器:2 路输出用于 2VPEC/LVPEC+LVDS+LVCMOS

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产品详细信息

参数

Function Cascaded PLLs Number of outputs 6 RMS jitter (fs) 150 Output frequency (Min) (MHz) 0.35 Output frequency (Max) (MHz) 1570 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features Integrated VCO Operating temperature range (C) -40 to 85 open-in-new 查找其它 时钟抖动清除器和同步器

封装|引脚|尺寸

WQFN (RHS) 48 49 mm² 7 x 7 open-in-new 查找其它 时钟抖动清除器和同步器

特性

  • Cascaded PLLatinum PLL Architecture
  • PLL1
  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2
  • Normalized [1 Hz] PLL noise floor of -224 dBc/Hz
  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance
  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

  • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
  • Military / Aerospace
  • Test and Measurement
  • Video

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    描述

    The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.


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    技术文档

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    类型 标题 下载最新的英文版本 日期
    * 数据表 LMK04000 Family Low-Noise Clock Jitter Cleaner with Cascaded PLLs 数据表 (Rev. J) 2011年 9月 19日
    用户指南 LMK040xxxx Evaluation Board User's Guide (Rev. B) 2015年 1月 8日
    应用手册 AN-1910 LMK04000 Family Phase Noise Characterization (Rev. A) 2013年 4月 26日
    应用手册 AN-1939 Crystal Based Oscillator Design with the LMK04000 Family (Rev. A) 2013年 4月 26日
    用户指南 AN-1942 LMH6517 Evaluation Board (Rev. B) 2013年 4月 26日
    应用手册 AN-1950 Silently Powering Low Noise Applications (Rev. A) 2013年 4月 22日
    用户指南 High-IF Sub-sampling Receiver Subsystem User Guide 2012年 1月 27日
    用户指南 SP16130CH4RB Low IF Receiver Reference Design User Guide 2012年 1月 27日
    应用手册 App Note 1939 Crystal Based Oscillator Design with LMK04000 Family 下载最新的英文版本 (Rev.A) 2009年 3月 13日
    应用手册 Application Note 1910 LMK04000 Family Phase Noise Characterization (cn) 下载最新的英文版本 (Rev.A) 2009年 1月 15日
    用户指南 Clock Conditioner Owner's Manual 2006年 11月 10日

    设计与开发

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    硬件开发

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    document-generic 用户指南
    299
    说明

    The LMK04031 is a precision low noise programmable jitter cleaner, clock multiplier, and distribution device. The LMK04031, with two internal PLLs and an extremely high performance internal LC voltage controlled oscillator (VCO), can be combined with a low cost VCXO module or an external crystal and (...)

    特性
    • Integrated VCO for flexible low noise frequency multiplication
    • Cascaded, integrated Integer-N PLLs. PLL2 normalized phase noise contribution is -224 dBc/Hz
    • PLL1 supports up to 40 MHz phase detector rate. PLL2 supports up to 100 MHz phase detector rate
    • Dual redundant reference clock inputs with loss of (...)

    软件开发

    应用软件和框架 下载
    时钟设计工具 - 环路滤波器和器件配置 + 仿真
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    IDE、配置、编译器或调试器 下载
    CodeLoader 器件寄存器编程
    CODELOADER The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.


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