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SWCU192 November 2021 CC1312R7 , CC1352P7 , CC2652P7 , CC2652R7

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  5. 682
  6. 683
  7. 684
  8. 685
  9. 686
  10. 687
  11. 688
  12. 689
690
1. 691
2. 692
3. 693
  1. 694
695
1. 696
2. 697
3. 698
4. 699
  1. 700
  2. 701
  3. 702
  4. 703
    1. 704
    2. 705
      1. 706
      2. 707
  5. 708
  6. 709
  7. 710
5. 711
6. 712
7. 713
  1. 714
715
1. 716
2. 717
3. 718
4. 719
  1. 720
  2. 721
    1. 722
    2. 723
  3. 724
  4. 725
    1. 726
    2. 727
      1. 728
      2. 729
    3. 730
    4. 731
    5. 732
    6. 733
    7. 734
5. 735
6. 736
7. 737
  1. 738
739
1. 740
2. 741
3. 742
  1. 743
    1. 744
    2. 745
    3. 746
    4. 747
    5. 748
  2. 749
    1. 750
  3. 751
    1. 752
    2. 753
  4. 754
  5. 755
    1. 756
    2. 757
4. 758
5. 759
  1. 760
761
1. 762
2. 763
3. 764
4. 765
  1. 766
    1. 767
  2. 768
  3. 769
  4. 770
    1. 771
  5. 772
    1. 773
  6. 774
    1. 775
  7. 776
    1. 777
  8. 778
    1. 779
    2. 780
5. 781
  1. 782
  2. 783
  3. 784
  4. 785
    1. 786
    2. 787
    3. 788
6. 789
  1. 790
  2. 791
  3. 792
  4. 793
7. 794
8. 795
  1. 796
  2. 797
9. 798
  1. 799
800
1. 801
  1. 802
2. 803
  1. 804
  2. 805
  3. 806
    1. 807
    2. 808
    3. 809
  4. 810
    1. 811
    2. 812
    3. 813
3. 814
  1. 815
  2. 816
    1. 817
    2. 818
    3. 819
    4. 820
    5. 821
      1. 822
      2. 823
      3. 824
    6. 825
      1. 826
    7. 827
      1. 828
      2. 829
      3. 830
      4. 831
    8. 832
  3. 833
    1. 834
      1. 835
      2. 836
      3. 837
      4. 838
      5. 839
      6. 840
      7. 841
      8. 842
      9. 843
      10. 844
      11. 845
      12. 846
      13. 847
      14. 848
    2. 849
      1. 850
      2. 851
      3. 852
      4. 853
      5. 854
      6. 855
      7. 856
      8. 857
      9. 858
      10. 859
      11. 860
      12. 861
      13. 862
      14. 863
      15. 864
      16. 865
      17. 866
      18. 867
      19. 868
      20. 869
  4. 870
    1. 871
    2. 872
    3. 873
    4. 874
    5. 875
4. 876
  1. 877
    1. 878
    2. 879
    3. 880
    4. 881
    5. 882
  2. 883
    1. 884
    2. 885
5. 886
  1. 887
    1. 888
    2. 889
    3. 890
    4. 891
  2. 892
  3. 893
    1. 894
    2. 895
  4. 896
    1. 897
      1.        898
        
                899
        
                900
      2. 901
      3. 902
      4. 903
      5. 904
    2. 905
    3. 906
    4. 907
    5. 908
    6. 909
  5. 910
    1. 911
    2. 912
    3. 913
    4. 914
    5. 915
    6. 916
6. 917
  1. 918
    1. 919
      1. 920
    2. 921
    3. 922
    4. 923
  2. 924
7. 925
  1. 926
  2. 927
8. 928
  1. 929
  2. 930
  3. 931
  4. 932
  5. 933
  6. 934
  7. 935
  8. 936
    1. 937
    2. 938
    3. 939
    4. 940
  9. 941
    1. 942
    2. 943
    3. 944
  10. 945
    1. 946
    2. 947
    3. 948
    4. 949
    5. 950
  11. 951
    1. 952
    2. 953
    3. 954
    4. 955
    5. 956
  12. 957
  13. 958
  14. 959
  15. 960
  16. 961
  17. 962
9. 963
  1. 964
10. 965
  1. 966
  2. 967
    1. 968
      1. 969
    2. 970
    3. 971
  3. 972
  4. 973
    1. 974
    2. 975
  5. 976
    1. 977
    2. 978
      1. 979
    3. 980
      1. 981
      2. 982
    4. 983
      1. 984
      2. 985
    5. 986
      1. 987
      2. 988
      3. 989
  6. 990
    1. 991
    2. 992
11. 993
  1. 994
  2. 995
  3. 996
997

13.5.2 Module Memory Map

Table 13-1 lists the memory map details. See Section 13.9.1 for the descriptions.

Table 13-1 Detailed Memory Map⁽¹⁾

Physical Address	Register Name	Type	Reset Value	Remark
DMA Controller Registers
0x4002 4000	DMACH0CTL	R/W	0x0000 0000	Channel 0 control register
0x4002 4004	DMACH0EXTADDR	R/W	0x0000 0000	Channel 0 external address
0x4002 400C	DMACH0LEN	R/W	0x0000 0000	Channel 0 DMA length
0x4002 4018	DMASTAT	R	0x0000 0000	DMAC status
0x4002 401C	DMASWRESET	W	0x0000 0000	DMAC software reset
0x4002 4020	DMACH1CTL	R/W	0x0000 0000	Channel 1 control register
0x4002 4024	DMACH1EXTADDR	R/W	0x0000 0000	Channel 1 external address
0x4002 402C	DMACH1LEN	R/W	0x0000 0000	Channel 1 DMA length
0x4002 4078	DMABUSCFG	R/W	0x0000 6000	Master run-time parameters
0x4002 407C	DMAPORTERR	R	0x0000 0000	Port-error raw-status register
0x4002 40F8	DMAHWOPT	R	0x0000 0202	DMAC-options register
0x4002 40FC	DMAHWVER	R	0x0101 2ED1	DMAC-version register
Key-Storage Registers
0x4002 4400	KEYWRITEAREA	R/W	0x0000 0000	Writer-area register
0x4002 4404	KEYWRITTENAREA	R/W	0x0000 0000	Written-area register
0x4002 4408	KEYSIZE	R/W	0x0000 0001	Key-size register
0x4002 440C	KEYREADAREA	R/W	0x0000 0008	Read-area register
AES Engine Registers
0x4002 4500 to 0x4002 450C	AESKEY2_0 to AESKEY2_3	W	0x0000 0000	Clear/wipe AESKEY2__0 to AESKEY2__3 register
0x4002 4510 to 0x4002 451C	AESKEY3_0 to AESKEY3_3	W	0x0000 0000	Clear/wipe AESKEY3__0 to AESKEY3__3 register
0x4002 4540 to 0x4002 454C	AESIV_0 to AESIV_3	R/W	0x0000 0000	AES IV (LSW)
0x4002 4550	AESCTL	R/W	0x8000 0000	I/O and control mode
0x4002 4554	AESDATALEN0	W	0x0000 0000	Crypto data length (LSW)
0x4002 4558	AESDATALEN1	W	0x0000 0000	Crypto data length (MSW)
0x4002 455C	AESAUTHLEN	W	0x0000 0000	AAD data length
0x4002 4560	AESDATAOUT0	R	0x0000 0000	Data output (LSW)
0x4002 4560	AESDATAIN0	W	0x0000 0000	Data input (LSW)
0x4002 4564	AESDATAOUT1	R	0x0000 0000	Data output
0x4002 4564	AESDATAIN1	W	0x0000 0000	Data input
0x4002 4568	AESDATAOUT2	R	0x0000 0000	Data output
0x4002 4568	AESDATAIN2	W	0x0000 0000	Data input
0x4002 456C	AESDATAOUT3	R	0x0000 0000	Data output (MSW)
0x4002 456C	AESDATAIN3	W	0x0000 0000	Data input (MSW)
0x4002 4570 to 0x4002 4057C	AESTAGOUT_0 to AESTAGOUT_3	W	0x0000 0000	Tag output (LSW)
Hash Engine Registers
0x600	HASH_DATA_IN_0	W	0x0000 0000	Data input bits [31:0] (LSW)
0x604	HASHDATAIN1	W	0x0000 0000	Data input bits [63:32]
0x608	HASHDATAIN2	W	0x0000 0000	Data input bits [95:64]
0x60C	HASHDATAIN3	W	0x0000 0000	Data input bits [127:96]
0x610	HASHDATAIN4	W	0x0000 0000	Data input bits [159:128]
0x614	HASHDATAIN5	W	0x0000 0000	Data input bits [191:160]
0x618	HASHDATAIN6	W	0x0000 0000	Data input bits [223:192]
0x61C	HASHDATAIN7	W	0x0000 0000	Data input bits [255:224]
0x620	HASHDATAIN8	W	0x0000 0000	Data input bits [287:256]
0x624	HASHDATAIN9	W	0x0000 0000	Data input bits [319:288]
0x628	HASHDATAIN10	W	0x0000 0000	Data input bits [351:320]
0x62C	HASHDATAIN11	W	0x0000 0000	Data input bits [383:352]
0x630	HASHDATAIN12	W	0x0000 0000	Data input bits [415:384]
0x634	HASHDATAIN13	W	0x0000 0000	Data input bits [447:416]
0x638	HASHDATAIN14	W	0x0000 0000	Data input bits [479:448]
0x63C	HASHDATAIN15	W	0x0000 0000	Data input bits [511:480]
0x640	HASHDATAIN16	W	0x0000 0000	Data input bits [543:512]
0x644	HASHDATAIN17	W	0x0000 0000	Data input bits [575:544]
0x648	HASHDATAIN18	W	0x0000 0000	Data input bits [607:576]
0x64C	HASHDATAIN19	W	0x0000 0000	Data input bits [639:608]
0x650	HASHDATAIN20	W	0x0000 0000	Data input bits [671:640]
0x654	HASHDATAIN21	W	0x0000 0000	Data input bits [703:672]
0x658	HASHDATAIN22	W	0x0000 0000	Data input bits [735:704]
0x65C	HASHDATAIN23	W	0x0000 0000	Data input bits [767:736]
0x660	HASHDATAIN24	W	0x0000 0000	Data input bits [799:768]
0x664	HASHDATAIN25	W	0x0000 0000	Data input bits [831:800]
0x668	HASHDATAIN26	W	0x0000 0000	Data input bits [863:832]
0x66C	HASHDATAIN27	W	0x0000 0000	Data input bits [895:864]
0x670	HASHDATAIN28	W	0x0000 0000	Data input bits [927:896]
0x674	HASHDATAIN29	W	0x0000 0000	Data input bits [959:928]
0x678	HASHDATAIN30	W	0x0000 0000	Data input bits [991:960]
0x67C	HASHDATAIN31	W	0x0000 0000	Data input bits [1023:992] (MSW)
0x680	HASHIOBUFCTRL	W	0x0000 0000	I/O buffer control
0x680	HASH_IO_BUF_STAT	R	0x0000 0004	I/O buffer status
0x684	HASHMODE	W	0x0000 0000	Mode input register
0x688	HASHINLENL	W	0x0000 0000	Length input bits [31:0] (LSW)
0x68C	HASHINLENH	W	0x0000 0000	Length input bits [63:32] (MSW)
0x6C0	HASHDIGESTA	R/W	0x0000 0000	Hash digest bits [31:0] (LSW)
0x6C4	HASHDIGESTB	R/W	0x0000 0000	Hash digest bits [63:32]
0x6C8	HASHDIGESTC	R/W	0x0000 0000	Hash digest bits [95:64]
0x6CC	HASHDIGESTD	R/W	0x0000 0000	Hash digest bits [127:96]
0x6D0	HASHDIGESTE	R/W	0x0000 0000	Hash digest bits [159:128]
0x6D4	HASHDIGESTF	R/W	0x0000 0000	Hash digest bits [191:160]
0x6D8	HASHDIGESTG	R/W	0x0000 0000	Hash digest bits [223:192]
0x6DC	HASHDIGESTH	R/W	0x0000 0000	Hash digest bits [255:224]
0x6E0	HASHDIGESTI	R/W	0x0000 0000	Hash digest bits [287:256]
0x6E4	HASHDIGESTJ	R/W	0x0000 0000	Hash digest bits [319:288]
0x6E8	HASHDIGESTK	R/W	0x0000 0000	Hash digest bits [351:320]
0x6EC	HASHDIGESTL	R/W	0x0000 0000	Hash digest bits [383:352]
0x6F0	HASHDIGESTM	R/W	0x0000 0000	Hash digest bits [415:384]
0x6F4	HASHDIGESTN	R/W	0x0000 0000	Hash digest bits [447:416]
0x6F8	HASHDIGESTO	R/W	0x0000 0000	Hash digest bits [479:448]
0x6FC	HASHDIGESTP	R/W	0x0000 0000	Hash digest bits [511:480] (MSW)
Master-Control Registers
0x4002 4700	ALGSEL	R/W	0x0000 0000	Algorithm selection
0x4002 4704	DMAPROTCTL	R/W	0x0000 0000	Enable privileged access on master
0x4002 4740	SWRESET	W	0x0000 0000	Master-control software reset
0x4002 4780	IRQTYPE	R/W	0x0000 0000	Interrupt-configuration register
0x4002 4784	IRQEN	R/W	0x0000 0000	Interrupt-enabling register
0x4002 4788	IRQCLR	W	0x0000 0000	Interrupt-clear register
0x4002 478C	IRQSET	W	0x0000 0000	Interrupt-set register
0x4002 4790	IRQSTAT	R	0x0000 0000	Interrupt-status register
0x4002 47F8	HWOPT	R	0x0101 01F7	Type and options register
0x4002 47FC	HWVER	R	0x9200 8778	Version register

(1) Unspecified addresses are reserved and must not be written and ignored on a read.