DRA821U-Q1
处理器内核：
- 双核 64 位 Arm
Cortex-A72 微处理器子系统，性能高达 2.0GHz
- 每个双核 Cortex-A72 集群具有 1MB L2 共享缓存
- 每个 A72 内核具有 32KB L1 数据缓存和 48KB L1 指令缓存
- 4 个 Arm
Cortex-R5F MCU，性能高达 1.0GHz，具有可选锁步操作
- 32K 指令缓存，32K 数据缓存，64K L2 TCM
- 隔离 MCU 子系统中有 2 个 Arm Cortex-R5F MCU
- 通用计算分区中有 2 个 Arm Cortex-R5F MCU
存储器子系统：
- 1MB 的片上 L3 RAM（具有 ECC 和一致性）
- ECC 错误保护
- 共享一致性高速缓存
- 支持内部 DMA 引擎
- 外部存储器接口 (EMIF) 模块（具有 ECC）
- 支持符合 JESD209-4B 规范的 LPDDR4 存储器类型。（不支持字节模式 LPDDR4 存储器或具有超过 17 行地址位的存储器）
- 支持高达 3200MT/s 的速度
- 具有内联 ECC 总线的 32 位和 16 位数据总线，数据速率高达 12.8GB/s
- 通用存储器控制器 (GPMC)
- MAIN 域中的 512KB 片上 SRAM，受 ECC 保护
虚拟化：
- Arm Cortex-A72 中的管理程序支持
- 独立处理子系统，带 Arm Cortex-A72、Arm Cortex-R5F，采用隔离式安全 MCU 岛
- IO 虚拟化支持
- 外设虚拟化单元 (PVU)，用于低延迟高带宽的外设流量
- 针对存储器和外设隔离的多区域防火墙支持
- 通过以太网、PCIe 和 DMA 提供虚拟化支持
-
器件安全（在部分器件型号上）：
- 安全引导，提供安全运行时支持
- 客户可编程的根密钥，级别高达 RSA-4K 或 ECC-512
- 嵌入式硬件安全模块
- 加密硬件加速器 - 带 ECC 的 PKA、AES、SHA、RNG、DES 和 3DES
功能安全：
- 以符合功能安全标准为目标（部分器件型号）
- 专为功能安全应用开发
- 将提供使 ISO 26262 和 IEC 61508 功能安全系统设计满足 ASIL-D/SIL-3 要求的文档
- 系统功能符合 ASIL-D/SIL-3 要求
- 对于 MCU 域，硬件完整性符合 ASIL-D/SIL-3 要求
- 对于 MAIN 域的扩展 MCU (EMCU) 部分，硬件完整性符合 ASIL-D/SIL-3 要求
- 对于 MAIN 域的其余部分，硬件完整性符合 ASIL-B/SIL-2 要求
- 在 EMCU 和 MAIN 域的其余部分之间提供 FFI 隔离
- 安全相关认证
- 计划 的 ISO 26262 和 IEC 61508 认证
- 符合 AEC-Q100 标准（以 Q1 结尾的器件型号）
-
高速接口：
- 集成以太网 TSN/AVB 交换机，支持最多 4 个 (DRA821U4) 或 2 个 (DRA821U2) 外部端口：
- 一个端口支持 5Gb、10Gb USXGMII/XFI
- 所有端口均支持 2.5Gb SGMII
- 所有端口均支持 1Gb SGMII/RGMII
- DRA821U4：任一个端口都可以支持 QSGMII（使用所有 4 个内部端口）
- 无阻塞线速存储和转发交换机
- InterVLAN（第 3 层）路由支持
- 通过 IEEE 1588（附件 D、E 和 F）提供时间同步支持
- TSN/AVB 对流量调度和整形的支持
- 用于调试和诊断的端口监视功能
- 管制和速率限制支持
- 安全 MCU 岛中一个 RGMII/RMII 端口
- 集成以太网 TSN/AVB 交换机，支持最多 4 个 (DRA821U4) 或 2 个 (DRA821U2) 外部端口：
- 一个 PCI-Express 第 3 代控制器
- 第 1 代、第 2 代和第 3 代均可使用，具有自动协商功能
- 4 个通道
- 一个 USB 3.1 第 1 代双重角色器件子系统
- 支持 Type-C 开关
- 独立配置为 USB 主机、USB 外设或 USB 双重角色器件
汽车接口：
- 20 个 CAN-FD 端口
- 12 个通用异步接收器/发射器 (UART)
- 11 个串行外设接口 (SPI)
- 一个 8 通道 ADC
- 10 个内部集成电路 (I2C™)
- 2 个改进的内部集成电路 (I3C)
音频接口：
- 3 个多通道音频串行端口 (McASP) 模块
闪存接口：
- 嵌入式多媒体卡 (eMMC™ 5.1) 接口
- 支持高达 HS400 的速度
- 一个安全数字 3.0/安全数字输入输出 3.0 (SD3.0/SDIO3.0) 接口
- 一个 Octal SPI/Xccela™/HyperBus™ 存储器控制器 (HBMC) 接口
- 16nm FinFET 技术
- 17.2mm x 17.2mm，0.8mm 间距，IPC 3 类 PCB
Jacinto™ DRA821x 处理器基于 Armv8 64 位架构，针对具有云连接能力的网关系统进行了优化。片上系统 (SoC) 设计可通过集成（尤其是系统 MCU、功能安全和安全性特性以及可实现高速通信的以太网交换机）降低系统级成本和复杂性。集成式诊断和功能安全特性满足 ASIL-D 和 SIL-3 认证要求。实时控制和低延迟通信由 PCIe 控制器和支持 TSN 的千兆位以太网交换机提供支持。
多达四种通用 Arm® Cortex®-R5F 子系统可以处理简单的时序关键型处理任务，从而使 Arm® Cortex®-A72 核心不受高级应用和基于云的应用的影响。
Jacinto DRA821x 处理器还包含扩展 MCU (eMCU) 域的概念。该域是 MAIN 域上处理器和外围设备的子集，旨在实现更高的功能安全性，例如 ASIL-D/SIL-3。功能方框图突出显示了哪个 IP 包含在 eMCU 中。有关 eMCU 和功能安全的更多详细信息，请参阅 DRA821 安全手册处理器德州仪器 (TI) Jacinto™ 7 产品系列 (SPRUIX4)。
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