ADC12J4000
- 出色的噪声和线性性能，最高可达 FIN = 3GHz 以上
- 可配置数字下变频器 (DDC)
- 抽取因数范围为 4 至 32（复杂基带输出）
- 在 4x 抽取率和 4000MSPS 条件下，
可用输出带宽为 800MHz - 在 32x 抽取率和 4000MSPS 条件下，
可用输出带宽为 100MHz - 旁路模式适用于整个奈奎斯特输出带宽
- 低引脚数目 JESD204B 子类 1 接口
- 自动优化输出通道计数
- 嵌入式低延迟信号范围指示
- 低功耗
- 主要规格：
- 最大采样率：4000MSPS
- 最小采样率：1000MSPS
- DDC 输出字大小：15 位复数（共 30 位）
- 旁路输出字大小：12 位偏移二进制数
- 噪底：−149dBFS/Hz 或 −150.8dBm/Hz
- 三阶互调失真 (IMD3)：−64dBc（−13dBFS 时，FIN = 2140MHz ± 30MHz）
- 全功率带宽 (FPBW) (–3dB)：3.2GHz））
- 峰值噪声功率比 (NPR)：46dB
- 电源电压：1.9V 和 1.2V
- 功耗
- 旁路 (4000MSPS)：2W
- 10 倍抽取率 (4000MSPS)：2W
- 断电模式：< 50mW
ADC12J4000 器件为宽带采样和数字调谐器件。德州仪器 (TI) 的千兆次采样模数转换器 (ADC) 技术支持采用射频直接对大范围频谱采样。集成 DDC（数字下变频器）可进行数字滤波和下变频转换。所选频率块适用于 JESD204B 串行接口。数据以基带 15 位复数信息形式输出，以减轻下游处理压力。根据数字下变频器 (DDC) 抽取率和链接输出率设置，该数据将通过串行接口的 1 至 5 通道输出。
DDC 旁路模式还支持输出全速率 12 位原始 ADC 数据。此运行模式需要 8 个串行输出通道。
ADC12J4000 器件采用68 引脚超薄四方扁平无引线 (VQFN) 封装。该器件的工业环境运行温度范围为 –40°C ≤ TA ≤ 85°C。
技术文档
设计与开发
如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。
ADC12J4000EVM — ADC12J4000 12 位 4.0GSPS 射频采样模数转换器评估模块
ADC12J4000EVM 是一款用于评估 TI 的 ADC12J4000 的评估模块 (EVM)。ADC12J4000 是一款低功耗、12 位、4GSPS 射频采样模数转换器(ADC)，具有缓冲模拟输入、具有可编程 NCO 和抽取设置（包括非抽取 12 位 ADC 输出）的集成数字下变频器，并采用 JESD204B 接口。该 EVM 具有变压器耦合模拟输入，可适应各种信号源和频率。EVM 中包含 LMX2581 时钟合成器和 LMK04828 JESD204B 时钟生成器，可以进行配置，以提供超低抖动 ADC 器件时钟和 SYSREF，从而实现完整的 JESD204B 子类 1 (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。
当您使用 TI 的高速数据转换器时，可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路，对其进行定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。
JESD204 (...)
DATACONVERTERPRO-SW — 高速数据转换器专业 GUI 安装程序，v5.31
该高速数据转换器专业版 GUI 是一款 PC（与 Windows® XP/7/10 兼容）程序，旨在帮助评估大多数 TI 高速数据转换器 [模数转换器 (ADC) 和数模转换器 (DAC)] 和模拟前端 (AFE) 平台。DATACONVERTERPRO-SW 支持整个 TSW14xxx 系列的数据采集和图形生成卡，为分析时域和频域中的数据转换器提供了快速强大的解决方案以及单音、多音和调制信号支持。此 GUI 还兼容用于快速合成单音、多音和调制信号的 TI 图形生成 GUI。
用户可以向 DATACONVERTERPRO-SW 提供自定义图形以加载到 TI DAC。支持从 ADC 捕获导出 (...)
FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator
此 Excel 计算器为系统设计人员提供了一种方法，用于简化直接射频采样接收器的设计和调试过程。它提供三种功能：频率规划、模拟滤波和抽取滤波器杂散位置。
在概念阶段，频率规划工具可微调 ADC 采样率和输入频率位置，以便在出现阻塞事件时优化无杂散动态范围 (SFDR)。一些设计在这两个方面都很灵活；其他设计（例如 L 波段接收器或无线基础设施基站）处理固定频段，只提供采样率调优。
外部射频滤波器响应很大程度上取决于系统 SFDR 目标和 ADC 本身的 SFDR 性能；模拟滤波器工具可在设计阶段提供相关帮助。
在系统启动期间，如果快速傅里叶变换 (FFT) (...)
TIDA-00359 — 适用于 GSPS ADC 的时钟解决方案参考设计
适合 GSPS 数据转换器的低成本、高性能时钟解决方案。本参考设计讨论了如何用 TRF3765（一种低噪声频率合成器）为 4GSPS 模数转换器 (ADC12J4000) 生成采样时钟。实验展示了数据表中可比较的 SNR 及 SFDR 性能。
TIDA-00431 — 采用 8GHz 直流耦合差分放大器的射频采样 4GSPS ADC 参考设计
宽带射频 (RF) 接收器有助于极大提高无线电设计的灵活性。较宽的瞬时带宽支持在不更改硬件的情况下实现灵活调优，并且能够以间隔较大的频率捕获多个通道。
该参考设计介绍了一款宽带射频接收器，该接收器采用 4GSPS 模数转换器 (ADC) 并具有一个 8GHz 直流耦合全差分放大器前端。放大器前端提供信号增益，并且能够捕获下行到直流的信号，而平衡-非平衡变压器耦合输入则无法做到这一点。
TIDA-00432 — 将 Xilinx 平台用于相控阵雷达系统以实现 JESD204B 千兆次采样 ADC 的同步
该系统级设计展示了如何使用 Xilinx VC707 平台将两个 ADC12J4000 评估模块 (EVM) 同步在一起。本设计文档介绍了所需的硬件修改和器件配置，包括时钟方案。此设计显示了每个 EVM 的示例配置文件。此设计还介绍了 FPGA 固件，并显示了相关的 Xilinx IP 块配置参数。此外还显示并分析了在实际硬件上获取的数据，显示在没有使用特性化电缆和校准传播延迟的情况下，仍可实现 50ps 内的同步。
TIDA-00467 — 通过同步多个 JESD204B ADC 实现发射器定位的参考设计
一种估算发射器位置的常用技术是使用空间分布传感器阵列所发出信号的振幅和相移数据。对于此类系统，务必保证传感器之间的确定性相位关系，以更大限度地减少实际测量数据中的误差。本应用设计将讨论如何同步多个具有 JESD204B 接口的模数转换器 (ADC)，以确保
从 ADC 采样的数据在相位上保持一致。
TIDA-00826 — 50 欧姆 2GHz 示波器前端参考设计
此参考设计是 50Ω 输入示波器应用的模拟前端的一部分。系统设计人员可随时使用此评估平台，处理频域和时域应用中从直流到 2GHz 的输入信号。
TIDA-01015 — 适用于数字示波器和无线测试仪中 12 位高速 ADC 的 4GHz 时钟参考设计
TIDA-01017 — 面向示波器、无线测试仪和雷达的高速多通道 ADC 时钟参考设计
TIDEP0034 — 符合 JESD204B 标准的 66AK2L06 DSP+ARM 处理器连接到宽带 ADC 和 DAC
对于目前采用 FPGA 或 ASIC 连接高速数据转换器、需缩短产品上市时间且提升性能，并大幅降低成本、功耗与尺寸的开发者而言，该参考设计包含首款广泛商用的处理器，其集成了 JESD204B 接口与数字前端 (DFE) 处理功能。连接到 ADC12J4000 和 DAC38J84 可为测试、测量和国防应用提供高效的解决方案。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFNP (NKE) | 68 | Ultra Librarian |
订购和质量
推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。