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产品详细信息

参数

Sample rate (Max) (MSPS) 105 Resolution (Bits) 12 Number of input channels 2 Interface Serial LVDS Analog input BW (MHz) 500 Features High Performance Rating Catalog Input range (Vp-p) 2 Power consumption (Typ) (mW) 900 Architecture Pipeline SNR (dB) 71 ENOB (Bits) 11.4 SFDR (dB) 91 Operating temperature range (C) -40 to 85 Input buffer No open-in-new 查找其它 高速 ADCs (>10MSPS)

封装|引脚|尺寸

VQFN (RGZ) 48 49 mm² 7.0 x 7.0 open-in-new 查找其它 高速 ADCs (>10MSPS)

特性

  • Maximum Sample Rate: 125 MSPS
  • 12-Bit Resolution with No Missing Codes
  • Simultaneous Sample and Hold
  • 3.5 dB Coarse Gain and up to 6 dB Programmable
    Fine Gain for SFDR/SNR Trade-Off
  • Serialized LVDS Outputs with Programmable
    Internal Termination Option
  • Supports Sine, LVCMOS, LVPECL, LVDS Clock
    Inputs and Amplitude Down to 400 mVpp
  • Internal Reference with External Reference Support
  • No External Decoupling Required for References
  • 3.3-V Analog and Digital Supply
  • 48 QFN Package (7 mm × 7 mm)
  • Pin Compatible 14-Bit Family (ADS624X – SLAS542)
  • Feature Compatible Quad Channel Family
    (ADS644X – SLAS531 and ADS642X – SLAS532)
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描述

ADS6225/ADS6224/ADS6223/ADS6222 (ADS622X) is a family of high performance 12-bit 125/105/80/65 MSPS dual channel A-D converters. Serial LVDS data outputs reduce the number of interface lines, resulting in a compact 48-pin QFN package (7 mm × 7 mm) that allows for high system integration density. The device includes 3.5 dB coarse gain option that can be used to improve SFDR performance with little degradation in SNR. In addition to the coarse gain, fine gain options also exist, programmable in 1 dB steps up to 6 dB.

The output interface is 2-wire, where each ADC data is serialized and output over two LVDS pairs. This makes it possible to halve the serial data rate (compared to a 1-wire interface) and restrict it to less than 1 Gbps easing receiver design. The ADS622X also includes the traditional 1-wire interface that can be used at lower sampling frequencies.

An internal phase lock loop (PLL) multiplies the incoming ADC sampling clock to derive the bit clock. The bit clock is used to serialize the ADC data from each channel. In addition to the serial data streams, the frame and bit clocks are also transmitted as LVDS outputs. The LVDS output buffers have features such as programmable LVDS currents, current doubling modes and internal termination options. These can be used to widen eye-openings and improve signal integrity, easing capture by the receiver.

The ADC channel outputs can be transmitted either as MSB or LSB first and 2s complement or straight binary.

ADS622X has internal references, but can also support an external reference mode. The device is specified over the industrial temperature range (–40°C to 85°C).

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技术文档

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类型 标题 下载最新的英文版本 发布
* 数据表 Dual Channel 12bit, 125/105/80 MSPS ADC with Serial LVDS Interface 数据表 2014年 1月 14日
应用手册 QFN and SON PCB Attachment 2018年 8月 24日
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应用手册 Driving High Speed A/D Converters 2010年 9月 10日
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用户指南 High Speed LVDS Deserializer and Analysis System 2008年 8月 27日
应用手册 CDCE72010 as clocking solution for High Speed Analog-to-Digital Converters 2008年 6月 8日
应用手册 Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 2008年 6月 2日
用户指南 ADS6245EVM and Lattice ECP2/M Interface Demo User Guide 2008年 1月 14日
应用手册 QFN Layout Guidelines 2006年 7月 28日

设计与开发

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硬件开发

评估板 下载
说明

    ADC 谐波计算工具是基于 excel 的计算器,用于确定当模数转换器中出现奈奎斯特混叠后高次谐波的频率空间的位置。

    如果给定 ADC 采样速率和有用信号的范围,该计算器可以确定第 2 至第 9 谐波是否会返送到有用信号的频带中。图表以图形方式显示了在出现奈奎斯特混叠后基本信号以及第 2 至第 9 谐波的位置。

评估板 下载
document-generic 用户指南
$99.00
说明

TSW1405EVM 是一款用来评估德州仪器 (TI) 某些最受欢迎的高速数模转换器 (DAC) 的低成本数据采集电路板。

 

TSW1405EVM 支持高速 LVDS 总线,能提供 1.0 GSPS 的 16 位采样。该平台支持 64k 采样深度,能同时收集 8 个通道的数据。该全新电路板可取代 TSW1200EVM 使用,而且尺寸更小,成本得到显著降低。

此外,TSW1405EVM 还采用 Lattice Semiconductor 的高速 LatticeECP3 FPGA。它的灵活原型设计功能使其能直接连接到许多 TI 的 LVDS 输入 DAC。如欲了解更多信息,欢迎访问 Lattice Semiconductor

TSW1405EVM 采用直观易用的 GUI 软件套件。TSW1405EVM 与特性更齐全的 TSW1400EVM 一样,均采用简单易用的界面,便于在不同平台之间实现轻松迁移。TSW1405EVM只 需要一条连接 PC 的线缆,便于设置和操作。它能通过 mini-USB 连接器进行充电和数据传输。

TSW1405EVM 兼容于本网站相关产品部分列出的所有 DAC。对 TSW1405 是否支持有关产品存在任何疑问,欢迎在高速转换器E2E论坛中提问。

特性
  • 从众多 TI 高速 ADC EVM 中采集简单的 16 位波形。
  • 以高达 1.0 GSPS LVDS I/O 速率支持 64k 采样深度。
  • LatticeECP3 高速 mini FPGA
  • 能同时分析多达 8 个通道的数据
  • 一根 mini USB 线缆即可满足供电和数据传输需求
  • 采用简单易用的软件 GUI 套件
  • 业界最低成本的高速 ADC 评估平台
  • 软件开发

    支持软件 下载
    High Speed Data Converter Pro 软件
    DATACONVERTERPRO-SW 此高速数据转换器专业 GUI 是一款 PC 程序(兼容 Windows® XP/7),有助于评估大多数 TI 高速数据转换器和模拟前端 (AFE) 平台。DATACONVERTERPRO-SW 支持整个 TSW14xxx 系列的数据采集和模式生成卡,为分析时域和频域中的数据转换器提供了快速强大的解决方案以及单音调、多音调和调制信号支持。此 GUI 还兼容用于快速合成单音调、多音调和调制信号的 TI 模式生成 GUI。

    用户可以为 DATACONVERTERPRO-SW 提供可加载到 TI 数模转换器 (DAC) 中的定制模式。支持从模数转换器 (ADC) 采集内导出 CSV 文件,以进行外部分析。

    DATACONVERTERPRO-SW 兼容相关器件部分中列出的所有 ADC 和 DAC。如果不清楚 TSW1400 是否支持相关的器件,请在数据转换器的 e2e 论坛上提问。

    特性
    • 兼容 TSW1400、TSW1405、TSW1406 和 TSW14J10、TSW14J50、TSW14J56 和 TSW14J57 模式生成和数据采集平台
    • 适用于所有的 TI 高速 DAC、ADC 和 AFE 产品
    • 提供时域和频域分析
    • 支持单音调、多音调和调制信号性能分析
    • 同时支持多达 16 个转换器通道
    • 兼容 TI 模式生成 GUI
    支持软件 下载
    SBAC120.ZIP (262219 KB)

    设计工具和仿真

    计算工具 下载
    用于 ADC 的抖动和 SNR 计算器
    JITTER-SNR-CALC JITTER-SNR-CALC 可用于根据输入频率和时钟抖动来计算 ADC 的理论信噪比 (SNR) 性能。
    设计工具 下载
    SBAC119B.ZIP (3547 KB)
    设计工具 下载
    SLAC132A.ZIP (559 KB)

    CAD/CAE 符号

    封装 引脚 下载
    VQFN (RGZ) 48 视图选项

    订购与质量

    支持与培训

    可获得 TI E2E™ 论坛的工程师技术支持

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