ADC12DJ5200RF

ADC12DJ5200RF 评估模块 (EVM) 可用于评估 ADC12DJ5200RF 器件。ADC12DJ5200RF 是一款具有缓冲模拟输入的低功耗、12 位、双通道（5.2GSPS/通道）10.4GSPS、射频采样模数转换器 (ADC)，集成了具有可编程 NCO 和抽取设置（包括非抽取 12 位和 8 位 ADC 输出）的数字下变频器，该变频器具有 JESD204B/C 接口。该 EVM 具有变压器耦合模拟输入，可适应各种的信号源和频率。EVM 中包含 LMX2582 时钟合成器和 LMK04828 JESD204B/C 时钟生成器，可以将其配置为超低抖动 ADC 器件时钟和 SYSREF，从而实现完整的 JESD204B/C 子类 1 时钟解决方案。

通过一个易于使用的软件 GUI 来控制 ADC12DJ5200RF、LMX2582 和 LMK04828，从而针对各种使用情况进行快速配置。

ADC12DJ5200RFEVM 可通过高速 FMC+ 连接器直接连接到 TSW14J57EVM 数据采集硬件。使用 TSW14J57EVM 时，也可使用高速数据转换器专业软件 (DATACONVERTERPRO-SW) 进行数据采集和分析支持。

TSW14J58 评估模块 (EVM) 是下一代数据采集卡，用于评估 TI JESD204B/C 系列高速模数转换器 (ADC)、高速数模转换器 (DAC) 和模拟前端 (AFE) 的性能。

TSW14J58EVM 包含一个 Xilinx® Kintex™ UltraScale+™ 现场可编程门阵列 (FPGA)，并采用 JESD204B/C IP 解决方案，能够以动态方式进行配置，支持在 1-16 所有通道实现 1.6Gbps 至 24.5Gbps 的速率范围。

TSW14J58EVM 可与高速数据转换器专业软件 (...)

This high performance WILD FMC+ DM60 ADC & DAC has two input bandwidth options, internal sample clock options and internal 10MHz reference clock options. The WWDM60 has a choice of speed grades that utilize the ADC12DJ2700, ADC12DJ3200 and ADC12DJ5200RF up to 10GSPS. It allows for ADC and DAC (...)

JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。

当您使用 TI 的高速数据转换器时，可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路，对其进行定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。

JESD204 快速设计 IP 支持以下 FPGA 系列：

• Xilinx® Virtex™ UltraScale™ 和 UltraScale+™
• Xilinx Kintex™ UltraScale 和 UltraScale+
• Xilinx Zynq™ UltraScale+ 和 Zynq UltraScale+ (Auto)
• Xilinx Artix™ 7 和 Artix 7 (Auto)
• Xilinx Virtex 7
• Xilinx (...)

此高速数据转换器专业 GUI 是一款 PC 程序（兼容 Windows® XP/7/10），旨在帮助评估大多数 TI 高速数据转换器和模拟前端 (AFE) 平台。DATACONVERTERPRO-SW 支持整个 TSW14xxx 系列的数据采集和模式生成卡，为分析时域和频域中的数据转换器提供了快速强大的解决方案以及单音调、多音调和调制信号支持。此 GUI 还兼容用于快速合成单音调、多音调和调制信号的 TI 模式生成 GUI。

用户可以为 DATACONVERTERPRO-SW 提供定制模式，以加载到 TI 数模转换器 (DAC)。支持从模数转换器 (ADC) 采集内导出 CSV 文件，以进行外部分析。

DATACONVERTERPRO-SW 兼容相关器件部分中列出的所有 ADC、DAC 和 AFE。如果不清楚 TSW14xx 是否支持相关的器件，请在数据转换器的 e2e 论坛上咨询。

PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库，您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案，然后再进行布局和制造，可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中，您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真，从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真，以更好地展现您的系统。

除了一个完整的预加载模型库之外，您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后，可访问 TI store 购买产品。 

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入门

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2. 下载并安装
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此 Excel 计算器为系统设计人员提供了一种方法，可用于简化直接射频采样接收器的设计和调试过程。它提供三种功能：频率规划、模拟滤波和抽取滤波器杂散位置。

在概念阶段，频率规划工具可微调 ADC 采样率和输入频率位置，以便在出现阻塞事件时优化无杂散动态范围 (SFDR)。一些设计在这两个方面都很灵活；而 L 波段接收器或无线基础设施基站等其他设计则处理固定频段，且只提供采样率调优。

外部射频滤波器响应很大程度上取决于系统 SFDR 目标和 ADC 本身的 SFDR 性能；模拟滤波器工具可在设计阶段提供相关帮助。

在系统启动期间，如果快速傅里叶变换 (FFT) 频谱中出现不需要的杂散，抽取滤波器杂散定位器工具可提供帮助。ADC 输出整个奈奎斯特区域时，确定原始频率很简单，但不一定是杂散源。但如果复杂混合数字抽取起作用并且只有部分 FFT 频谱（其中杂散呈折叠状态）可用，此简单工具会将 ADC 的原始杂散映射到其新位置。

此参考设计介绍采用时序交错配置射频采样模数转换器 (ADC) 的 20.8GSPS 采样系统。时序交错法是一种经实践检验可提高采样率的传统方法，然而，匹配个别 ADC 失调电压、增益和采样时间不匹配是实现性能的关键。随着采样时钟频率的增加，交错复杂性也随之增加。ADC 之间的相位匹配是实现更出色的 SFDR 和 ENOB 的关键规格之一。本参考设计通过采用简化 20.8GSPS 交错实施的 19fs 精确相位控制措施，在 ADC12DJ5200RF 上应用了无噪声孔径延迟调节功能。本参考设计基于符合 12 位系统性能要求的 LMK04828 和 LMX2594，采用了板载低噪声 JESD204B 时钟发生器。

此参考设计提供了一个用于实现 12.8GSPS 采样率的交错射频采样模数转换器 (ADC) 的实用示例。这可通过对两个射频采样 ADC 进行时序交错来实现。交错需要在 ADC 之间进行相移，此参考设计通过 ADC12DJ3200 的无噪声孔径延迟调节（tAD 调节）功能来实现相移。此功能还可用于最大限度地减少交错 ADC 常见的失配问题：最大程度地提升 SNR、ENOB 和 SFDR 性能。此参考设计还采用了支持 JESD204B 的低相位噪声时钟树，该时钟树通过 LMX2594 宽带 PLL、LMK04828 合成器以及抖动清除器来实现。

此参考设计显示了适用于能超过 12.8GSPS 的极高速 DAQ 系统的高效率、低噪声 5 轨电源设计。该电源的直流/直流转换器进行了频率同步和相移，从而使输入电流纹波最小并控制频率成分。此外，它还使用高性能 HotRod^TM 封装技术将任何潜在的辐射电磁干扰 (EMI) 降到了最低。