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产品详细信息

参数

Sample rate (Max) (MSPS) 5200, 10400 Resolution (Bits) 12 Number of input channels 2, 1 Interface type JESD204B, JESD204C Analog input BW (MHz) 7900 Features Ultra High Speed Rating Catalog Input range (Vp-p) 0.825 Power consumption (Typ) (mW) 4000 Architecture Folding Interpolating SNR (dB) 55.6 ENOB (Bits) 8.8 SFDR (dB) 65 Operating temperature range (C) -40 to 85 Input buffer Yes open-in-new 查找其它 高速 ADCs (>10MSPS)

封装|引脚|尺寸

FCBGA (AAV) 144 100 mm² 10 x 10 open-in-new 查找其它 高速 ADCs (>10MSPS)

特性

  • ADC 内核:
    • 12 位分辨率
    • 单通道模式下的采样率高达 10.4GSPS
    • 双通道模式下的采样率高达 5.2GSPS
  • 性能规格:
    • 本底噪声(-20dBFS,VFS = 1VPP-DIFF):
      • 双通道模式:-151.8dBFS/Hz
      • 单通道模式:-154.4dBFS/Hz
    • ENOB(双通道,FIN = 2.4GHz):8.6 位
  • VCMI 为 0V 时的缓冲模拟输入:
    • 模拟输入带宽 (-3dB):8GHz
    • 可用输入频率范围:> 10GHz
    • 满量程输入电压(VFS,默认值):0.8V VPP
  • 无噪声孔径延迟 (tAD) 调节:
    • 精确采样控制:19fs 步长
    • 简化同步和交错
    • 温度和电压不变延迟
  • 简便易用的同步特性:
    • 自动 SYSREF 计时校准
    • 样片标记时间戳
  • JESD204C 串行数据接口:
    • 最大通道速率:17.16Gbps
    • 支持 64b/66b 和 8b/10b 编码
    • 8b/10b 模式兼容 JESD204B
  • 可选数字下变频器 (DDC):
    • 4 倍、8 倍、16 倍和 32 倍复杂抽取
    • 每个 DDC 均具有四个独立的 32 位 NCO
  • 峰值射频输入功率 (Diff):+26.5dBm(+ 27.5dBFS,560x 满量程功率)
  • 可编程 FIR 滤波器以实现均衡
  • 功耗:4W
  • 电源:1.1V/1.9V
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描述

ADC12DJ5200RF 器件是一款射频采样千兆采样模数转换器 (ADC),可对从直流到 10GHz 以上的输入频率进行直接采样。 ADC12DJ5200RF 可配置为双通道 5.2GSPS ADC 或单通道 10.4GSPS ADC。支持高达 10GHz 的可用输入频率范围,可对频率捷变系统的 L、S、C 和 X 频带进行直接射频采样。

ADC12DJ5200RF 使用具有多达 16 个串行通道的高速 JESD204C 输出接口,支持高达 17.16Gbps 的线路速率。通过 JESD204C 子类 1 支持确定性延迟和多器件同步。JESD204C 接口可进行配置,对线路速率和通道数进行权衡。支持 8b/10b 和 64b/66b 数据编码方案。64b/66b 编码支持前向纠错 (FEC),可改进误码率。接口向后兼容 JESD204B 接收器。

无噪声孔径延迟调节和 SYSREF 窗口等创新的同步特性可简化多通道应用的系统设计。提供可选的数字下变频器 (DDC),以便将数字信号频谱下变频到基带信号并降低接口速率。可编程 FIR 滤波器可实现片上均衡。

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技术文档

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类型 标题 下载最新的英文版本 日期
* 数据表 ADC12DJ5200RF 10.4GSPS 单通道或 5.2GSPS 双通道、12 位、射频采样模数转换器 (ADC) 数据表 (Rev. B) 下载英文版本 (Rev.B) 2021年 5月 12日
第三方文档 JESD204C Intel® FPGA IP and TI ADC12DJ5200RF Interoperability Report for Intel® Stratix® 10 Devices 2021年 7月 22日
用户指南 ADCxxDJ5200RF Evaluation Module User's Guide (Rev. A) 2021年 6月 28日
证书 ADC12DJ5200RFEVM EU Declaration of Conformity (DoC) (Rev. B) 2021年 3月 9日
应用手册 通过 TPS62913 低纹波和低噪声降压转换器为敏感型 ADC 设计供电 下载英文版本 2021年 2月 5日
应用手册 Gsps ADC's Clocking 2020年 11月 11日
技术文章 Keys to quick success using high-speed data converters 2020年 10月 13日
技术文章 Step-by-step considerations for designing wide-bandwidth multichannel systems 2019年 6月 4日
技术文章 So, what are S-parameters anyway? 2019年 5月 23日
技术文章 How to achieve fast frequency hopping 2019年 3月 3日

设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
说明

ADC12DJ5200RF 评估模块 (EVM) 可用于评估 ADC12DJ5200RF 器件。ADC12DJ5200RF 是一款具有缓冲模拟输入的低功耗、12 位、双通道(5.2GSPS/通道)10.4GSPS、射频采样模数转换器 (ADC),集成了具有可编程 NCO 和抽取设置(包括非抽取 12 位和 8 位 ADC 输出)的数字下变频器,该变频器具有 JESD204B/C 接口。该 EVM 具有变压器耦合模拟输入,可适应各种的信号源和频率。EVM 中包含 LMX2582 时钟合成器和 LMK04828 JESD204B/C 时钟生成器,可以将其配置为超低抖动 ADC 器件时钟和 SYSREF,从而实现完整的 JESD204B/C 子类 1 时钟解决方案。

通过一个易于使用的软件 GUI 来控制 ADC12DJ5200RF、LMX2582 和 LMK04828,从而针对各种使用情况进行快速配置。

ADC12DJ5200RFEVM 可通过高速 FMC+ 连接器直接连接到 TSW14J57EVM 数据采集硬件。使用 TSW14J57EVM 时,也可使用高速数据转换器专业软件 (DATACONVERTERPRO-SW) 进行数据采集和分析支持。

特性
  • 灵活的变压器耦合模拟输入,支持各种信号源和频率
  • 易于使用的软件 GUI 支持通过 USB 接口针对各种配置要求对 ADC12DJ5200RF、LMX2582 和 LMK04828 器件进行配置
  • 使用高速数据转换器专业软件 (DATACONVERTERPRO-SW) 快速评估 ADC 性能
  • 轻松连接至 TSW14J57EVM 数据采集卡
评估板 下载
document-generic 用户指南
2499
说明

TSW14J58 评估模块 (EVM) 是下一代数据采集卡,用于评估 TI JESD204B/C 系列高速模数转换器 (ADC)、高速数模转换器 (DAC) 和模拟前端 (AFE) 的性能。

TSW14J58EVM 包含一个 Xilinx® Kintex™ UltraScale+™ 现场可编程门阵列 (FPGA),并采用 JESD204B/C IP 解决方案,能够以动态方式进行配置,支持在 1-16 所有通道实现 1.6Gbps 至 24.5Gbps 的速率范围。

TSW14J58EVM 可与高速数据转换器专业软件 (...)

特性
  • 使用 DATACONVERTERPRO-SW 快速评估 JESD204B 和 JESD204C ADC、DAC 或 AFE 的性能
  • 使用 FPGA 夹层卡 (FMC+) 标准连接器可直接连接 TI 所有的 JESD204B 和 JESD204C EVM(向后兼容配备了 FMC 的 EVM)
  • 具有 16 个路由收发器通道的 JESD204B 和 JESD204C 接收 (RX) 和发送 (TX) IP 内核;速率范围为 1.6Gbps 至 24.5Gbps
  • 支持子类 0、1 和 2 操作
  • 板载高速 USB 3.0 转并行转换器可将 FPGA 接口与主机 PC 和 GUI 桥接在一起
  • 24Gb DDR4 SDRAM(分为两组,每组有三个独立的 256 × 16、4Gb SDRAM;总共 1.5G 16 位样本)
评估板 下载
说明
This high performance WILD FMC+ DM60 ADC & DAC has two input bandwidth options, internal sample clock options and internal 10MHz reference clock options. The WWDM60 has a choice of speed grades that utilize the ADC12DJ2700, ADC12DJ3200 and ADC12DJ5200RF up to 10GSPS. It allows for ADC and DAC (...)

软件开发

固件 下载
JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters
TI-JESD204-IP JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计,可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。

当您使用 TI 的高速数据转换器时,可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路,对其进行定制,以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后,TI 将会通过安全的下载链接提供该 IP。

JESD204 快速设计 IP 支持以下 FPGA 系列:

  • Xilinx® Virtex™ UltraScale™ 和 UltraScale+™
  • Xilinx Kintex™ UltraScale 和 UltraScale+
  • Xilinx Zynq™ UltraScale+ 和 Zynq UltraScale+ (Auto)
  • Xilinx Artix™ 7 和 Artix 7 (Auto)
  • Xilinx Virtex 7
  • Xilinx (...)
特性
  • 与 JEDEC JESD204a/b/c 协议兼容
  • 支持子类 1 确定性延迟和多器件同步
  • 支持的通道速率
    • 在 8b/10b 模式下高达 16.375Gbps
    • 在 64b/66b 模式下高达 20Gbps
  • 支持协议相关的所有错误检测和报告功能
  • 集成的传输层可将通道数据转换为样本(HD 模式不支持该功能)
  • 优化了 FPGA 中的逻辑和内存占用量,所释放的资源将可用于应用逻辑(并在可能的情况下获得尺寸更小/成本更低的 FPGA)
  • 新颖的设计特性,包括在与线路速率异步的时钟速率下导出数据

设计工具和仿真

仿真模型 下载
SLVMCW9.ZIP (37 KB) - IBIS Model
仿真模型 下载
SLVMD65.ZIP (1533 KB) - IBIS-AMI Model
仿真工具 下载
PSPICE® for TI design and simulation tool
PSPICE-FOR-TI — PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库,您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案,然后再进行布局和制造,可缩短产品上市时间并降低开发成本。 

在 PSpice for TI 设计和仿真工具中,您可以搜索 TI 器件、了解产品系列、打开测试台并对您的设计进行仿真,从而进一步分析选定的器件。您还可对多个 TI 器件进行联合仿真,以更好地展现您的系统。

除了一个完整的预加载模型库之外,您还可以在 PSPICE-FOR-TI 工具中轻松访问 TI 器件的全新技术资料。在您确认找到适合您应用的器件后,可访问 TI store 购买产品。 

借助 PSpice for TI,您可使用合适的工具来满足您在整个设计周期(从电路探索到设计开发和验证)的仿真需求。免费获取、轻松入门。立即下载 PSpice 设计和仿真套件,开始您的设计。

入门

  1. 申请使用 PSPICE-FOR-TI 仿真器
  2. 下载并安装
  3. 观看有关仿真入门的培训
特性
  • 利用 Cadence PSpice 技术
  • 带有一套数字模型的预装库可在最坏情形下进行时序分析
  • 动态更新确保您可以使用全新的器件型号
  • 针对仿真速度进行了优化,且不会降低精度
  • 支持对多个产品进行同步分析
  • 基于 OrCAD Capture 框架,提供对业界广泛使用的原理图捕获和仿真环境的访问权限
  • 可离线使用
  • 在各种工作条件和器件容许范围内验证设计,包括
    • 自动测量和后处理
    • Monte Carlo 分析
    • 最坏情形分析
    • 热分析
计算工具 下载
射频采样频率规划器、模拟滤波器和 DDC Excel™ 计算器
FREQ-DDC-FILTER-CALC 此 Excel 计算器为系统设计人员提供了一种方法,可用于简化直接射频采样接收器的设计和调试过程。它提供三种功能:频率规划、模拟滤波和抽取滤波器杂散位置。

在概念阶段,频率规划工具可微调 ADC 采样率和输入频率位置,以便在出现阻塞事件时优化无杂散动态范围 (SFDR)。一些设计在这两个方面都很灵活;而 L 波段接收器或无线基础设施基站等其他设计则处理固定频段,且只提供采样率调优。

外部射频滤波器响应很大程度上取决于系统 SFDR 目标和 ADC 本身的 SFDR 性能;模拟滤波器工具可在设计阶段提供相关帮助。

在系统启动期间,如果快速傅里叶变换 (FFT) 频谱中出现不需要的杂散,抽取滤波器杂散定位器工具可提供帮助。ADC 输出整个奈奎斯特区域时,确定原始频率很简单,但不一定是杂散源。但如果复杂混合数字抽取起作用并且只有部分 FFT 频谱(其中杂散呈折叠状态)可用,此简单工具会将 ADC 的原始杂散映射到其新位置。

特性
  • 频率规划
  • 模拟滤波
  • 抽取滤波器杂散位置
设计工具 下载
SLVRBH0A.ZIP (41092 KB)
原理图 下载
SLVC778B.ZIP (13823 KB)

参考设计

参考设计 下载
适用于 12 位数字转换器的可扩展 20.8GSPS 参考设计
TIDA-010128 — 此参考设计介绍采用时序交错配置射频采样模数转换器 (ADC) 的 20.8GSPS 采样系统。时序交错法是一种经实践检验可提高采样率的传统方法,然而,匹配个别 ADC 失调电压、增益和采样时间不匹配是实现性能的关键。随着采样时钟频率的增加,交错复杂性也随之增加。ADC 之间的相位匹配是实现更出色的 SFDR 和 ENOB 的关键规格之一。本参考设计通过采用简化 20.8GSPS 交错实施的 19fs 精确相位控制措施,在 ADC12DJ5200RF 上应用了无噪声孔径延迟调节功能。本参考设计基于符合 12 位系统性能要求的 LMK04828 和 LMX2594,采用了板载低噪声 JESD204B 时钟发生器。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本
参考设计 下载
适用于高速示波器和宽带数字转换器的 12.8-GSPS 模拟前端参考设计
TIDA-01028 — 此参考设计提供了一个用于实现 12.8GSPS 采样率的交错射频采样模数转换器 (ADC) 的实用示例。这可通过对两个射频采样 ADC 进行时序交错来实现。交错需要在 ADC 之间进行相移,此参考设计通过 ADC12DJ3200 的无噪声孔径延迟调节(tAD 调节)功能来实现相移。此功能还可用于最大限度地减少交错 ADC 常见的失配问题:最大程度地提升 SNR、ENOB 和 SFDR 性能。此参考设计还采用了支持 JESD204B 的低相位噪声时钟树,该时钟树通过 LMX2594 宽带 PLL、LMK04828 合成器以及抖动清除器来实现。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本
参考设计 下载
可最大限度提升 12.8GSPS 数据采集系统性能的低噪声电源参考设计
TIDA-01027 — 此参考设计显示了适用于能超过 12.8GSPS 的极高速 DAQ 系统的高效率、低噪声 5 轨电源设计。该电源的直流/直流转换器进行了频率同步和相移,从而使输入电流纹波最小并控制频率成分。此外,它还使用高性能 HotRodTM 封装技术将任何潜在的辐射电磁干扰 (EMI) 降到了最低。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本

CAD/CAE 符号

封装 引脚 下载
FCBGA (AAV) 144 了解详情

订购与质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

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支持与培训

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