ZHCUAN6E October   2022  – May 2025 MSPM0L1105 , MSPM0L1106 , MSPM0L1116 , MSPM0L1117 , MSPM0L1227 , MSPM0L1227-Q1 , MSPM0L1228 , MSPM0L1228-Q1 , MSPM0L1303 , MSPM0L1304 , MSPM0L1304-Q1 , MSPM0L1305 , MSPM0L1305-Q1 , MSPM0L1306 , MSPM0L1306-Q1 , MSPM0L1343 , MSPM0L1344 , MSPM0L1345 , MSPM0L1346 , MSPM0L2227 , MSPM0L2227-Q1 , MSPM0L2228 , MSPM0L2228-Q1

 

  1.   1
  2.   使用前必读
    1.     关于本手册
    2.     命名惯例
    3.     术语表
    4.     相关文档
    5.     支持资源
    6.     商标
  3. 1 架构
    1. 1.1 架构概述
    2. 1.2 总线结构
    3. 1.3 平台存储器映射
      1. 1.3.1 代码区域
      2. 1.3.2 SRAM 区域
      3. 1.3.3 外设区域
      4. 1.3.4 子系统区域
      5. 1.3.5 系统 PPB 区域
    4. 1.4 启动配置
      1. 1.4.1 配置存储器 (NONMAIN)
        1. 1.4.1.1 由 CRC 支持的配置数据
        2. 1.4.1.2 16 位关键字段模式匹配
      2. 1.4.2 引导配置例程 (BCR)
        1. 1.4.2.1 串行线调试相关策略
          1. 1.4.2.1.1 SWD 安全级别 0
          2. 1.4.2.1.2 SWD 安全级别 1
          3. 1.4.2.1.3 SWD 安全级别 2
        2. 1.4.2.2 SWD 批量擦除和恢复出厂设置命令
        3. 1.4.2.3 闪存保护和完整性相关策略
          1. 1.4.2.3.1 锁定应用 (MAIN) 闪存
          2. 1.4.2.3.2 锁定配置 (NONMAIN) 闪存
          3. 1.4.2.3.3 静态写保护 NONMAIN 字段
        4. 1.4.2.4 应用程序 CRC 验证
        5. 1.4.2.5 快速引导
        6. 1.4.2.6 引导加载程序 (BSL) 启用/禁用策略
          1. 1.4.2.6.1 BSL 启用
      3. 1.4.3 引导加载程序 (BSL)
        1. 1.4.3.1 GPIO 调用
        2. 1.4.3.2 引导加载程序 (BSL) 安全策略
          1. 1.4.3.2.1 BSL 访问密码
          2. 1.4.3.2.2 BSL 读取策略
          3. 1.4.3.2.3 BSL 安全警报策略
        3. 1.4.3.3 应用版本
        4. 1.4.3.4 BSL 触发的批量擦除和恢复出厂设置
      4. 1.4.4 NONMAIN 布局类型
      5. 1.4.5 NONMAIN_TYPEA 寄存器
      6. 1.4.6 NONMAIN_TYPEC 寄存器
      7. 1.4.7 NONMAIN_TYPEE 寄存器
    5. 1.5 出厂常量
      1. 1.5.1 FACTORYREGION 寄存器
  4. 2 PMCU
    1. 2.1 PMCU 概述
      1. 2.1.1 电源域
      2. 2.1.2 工作模式
        1. 2.1.2.1 RUN 模式
        2. 2.1.2.2 SLEEP 模式
        3. 2.1.2.3 STOP 模式
        4. 2.1.2.4 STANDBY 模式
        5. 2.1.2.5 SHUTDOWN 模式
        6. 2.1.2.6 不同工作模式下支持的功能
        7. 2.1.2.7 暂停低功耗模式
    2. 2.2 电源管理 (PMU)
      1. 2.2.1 电源
      2. 2.2.2 内核稳压器
      3. 2.2.3 电源监控器
        1. 2.2.3.1 上电复位 (POR)
        2. 2.2.3.2 欠压复位 (BOR)
        3. 2.2.3.3 电源变化期间的 POR 和 BOR 行为
      4. 2.2.4 带隙基准
      5. 2.2.5 用于模拟多路复用器的 VBOOST
      6. 2.2.6 外设启用
        1. 2.2.6.1 低功耗模式下自动禁用外设
    3. 2.3 时钟模块 (CKM)
      1. 2.3.1 振荡器
        1. 2.3.1.1 内部低频振荡器 (LFOSC)
        2. 2.3.1.2 内部系统振荡器 (SYSOSC)
          1. 2.3.1.2.1 SYSOSC 换档
          2. 2.3.1.2.2 SYSOSC 频率和用户修整
          3. 2.3.1.2.3 SYSOSC 频率校正环路
            1. 2.3.1.2.3.1 外部电阻器模式下的 SYSOSC FCL (ROSC)
            2. 2.3.1.2.3.2 内部电阻模式下的 SYSOSC FCL
          4. 2.3.1.2.4 SYSOSC 用户修整过程
          5. 2.3.1.2.5 禁用 SYSOSC
        3. 2.3.1.3 低频晶体振荡器 (LFXT)
        4. 2.3.1.4 LFCLK_IN（数字时钟）
        5. 2.3.1.5 高频晶体振荡器 (HFXT)
        6. 2.3.1.6 HFCLK_IN（数字时钟）
      2. 2.3.2 时钟
        1. 2.3.2.1  MCLK（主时钟）树
        2. 2.3.2.2  CPUCLK（处理器时钟）
        3. 2.3.2.3  ULPCLK（低功耗时钟）
        4. 2.3.2.4  MFCLK（中频时钟）
        5. 2.3.2.5  MFPCLK（中频精密时钟）
        6. 2.3.2.6  LFCLK（低频时钟）
        7. 2.3.2.7  HFCLK（高频外部时钟）
        8. 2.3.2.8  HSCLK（高速时钟）
        9. 2.3.2.9  ADCCLK（ADC 采样周期时钟）
        10. 2.3.2.10 RTCCLK（RTC 时钟）
        11. 2.3.2.11 外部时钟输出 (CLK_OUT)
        12. 2.3.2.12 基础设施的直接时钟连接
      3. 2.3.3 时钟树
        1. 2.3.3.1 外设时钟源选择
      4. 2.3.4 时钟监控器
        1. 2.3.4.1 LFCLK 监测器
        2. 2.3.4.2 MCLK 监测器
        3. 2.3.4.3 启动监视器
          1. 2.3.4.3.1 LFOSC 启动监视器
          2. 2.3.4.3.2 LFXT 启动监视器
          3. 2.3.4.3.3 HFCLK 启动监视器
          4. 2.3.4.3.4 HSCLK 状态
      5. 2.3.5 频率时钟计数器 (FCC)
        1. 2.3.5.1 使用 FCC
        2. 2.3.5.2 FCC 频率计算和精度
    4. 2.4 系统控制器 (SYSCTL)
      1. 2.4.1  复位和器件初始化
        1. 2.4.1.1 复位级别
          1. 2.4.1.1.1 上电复位 (POR) 复位级别
          2. 2.4.1.1.2 欠压复位 (BOR) 复位电平
          3. 2.4.1.1.3 引导复位 (BOOTRST) 复位电平
          4. 2.4.1.1.4 系统复位 (SYSRST) 复位级别
          5. 2.4.1.1.5 仅 CPU 复位 (CPURST) 复位电平
        2. 2.4.1.2 POR 之后的初始条件
        3. 2.4.1.3 NRST 引脚
        4. 2.4.1.4 SWD 引脚
        5. 2.4.1.5 在软件中生成复位
        6. 2.4.1.6 复位原因
        7. 2.4.1.7 外设复位控制
        8. 2.4.1.8 引导失败处理
      2. 2.4.2  选择工作模式
      3. 2.4.3  异步快速时钟请求
      4. 2.4.4  SRAM 写保护
      5. 2.4.5  闪存等待状态
      6. 2.4.6  闪存存储体地址交换
      7. 2.4.7  关断模式处理（如果存在）
      8. 2.4.8  配置锁定
      9. 2.4.9  系统状态
      10. 2.4.10 错误处理
      11. 2.4.11 SYSCTL 事件
        1. 2.4.11.1 CPU 中断事件 (CPU_INT)
        2. 2.4.11.2 不可屏蔽中断事件 (NMI)
    5. 2.5 快速入门参考
      1. 2.5.1 默认器件配置
      2. 2.5.2 利用 MFCLK
      3. 2.5.3 优化 STOP 模式下的功耗
      4. 2.5.4 优化 STANDBY 模式下的功耗
      5. 2.5.5 提高 MCLK 和 ULPCLK 精度
      6. 2.5.6 低功耗模式下的高速时钟（SYSPLL、HFCLK）处理
      7. 2.5.7 通过优化实现最低唤醒延迟
      8. 2.5.8 通过优化在 RUN/SLEEP 模式下实现最低峰值电流
    6. 2.6 SYSCTL 布局类型
    7. 2.7 SYSCTL_TYPEA 寄存器
    8. 2.8 SYSCTL_TYPEB 寄存器
    9. 2.9 SYSCTL_TYPEC 寄存器
  5. 3 CPU
    1. 3.1 概述
    2. 3.2 Arm Cortex-M0+ CPU
      1. 3.2.1 CPU 寄存器文件
      2. 3.2.2 堆栈行为
      3. 3.2.3 执行模式和特权等级
      4. 3.2.4 地址空间和支持的数据大小
    3. 3.3 中断和异常
      1. 3.3.1 外设中断 (IRQ)
        1. 3.3.1.1 嵌套矢量中断控制器 (NVIC)
        2. 3.3.1.2 中断组
        3. 3.3.1.3 唤醒控制器 (WUC)
      2. 3.3.2 中断和异常表
      3. 3.3.3 处理器锁定方案
    4. 3.4 CPU 外设
      1. 3.4.1 系统控制模块 (SCB)
      2. 3.4.2 系统时钟周期计时器 (SysTick)
    5. 3.5 只读存储器 (ROM)
    6. 3.6 CPUSS 寄存器
    7. 3.7 WUC 寄存器
  6. 4 安全
    1. 4.1 概述
      1. 4.1.1 安全启动
      2. 4.1.2 客户安全代码 (CSC)
    2. 4.2 引导和启动序列
      1. 4.2.1 CSC 编程概述
    3. 4.3 安全密钥存储
    4. 4.4 闪存保护
      1. 4.4.1 存储体交换
      2. 4.4.2 写保护
      3. 4.4.3 读取-执行保护
      4. 4.4.4 IP 保护
      5. 4.4.5 数据存储体保护
      6. 4.4.6 硬件单调计数器
    5. 4.5 SRAM 保护
    6. 4.6 SECURITY 寄存器
  7. 5 DMA
    1. 5.1 DMA 概述
    2. 5.2 DMA 操作
      1. 5.2.1  寻址模式
      2. 5.2.2  通道类型
      3. 5.2.3  传输模式
        1. 5.2.3.1 单字或单字节传输
        2. 5.2.3.2 块传输
        3. 5.2.3.3 重复单字或单字节传输
        4. 5.2.3.4 重复块传输
        5. 5.2.3.5 跨步模式
      4. 5.2.4  扩展模式
        1. 5.2.4.1 填充模式
        2. 5.2.4.2 表模式
      5. 5.2.5  初始化 DMA 传输
      6. 5.2.6  停止 DMA 传输
      7. 5.2.7  通道的优先级
      8. 5.2.8  突发块模式
      9. 5.2.9  DMA 与系统中断结合使用
      10. 5.2.10 DMA 控制器中断
      11. 5.2.11 DMA 触发事件状态
      12. 5.2.12 DMA 工作模式支持
        1. 5.2.12.1 在 RUN 模式下传输
        2. 5.2.12.2 在 SLEEP 模式下传输
        3. 5.2.12.3 在 STOP 模式下传输
        4. 5.2.12.4 在 STANDBY 模式下传输
      13. 5.2.13 DMA 地址和数据错误
      14. 5.2.14 中断和事件支持
    3. 5.3 DMA 寄存器
  8. 6 NVM（闪存）
    1. 6.1 NVM 概述
      1. 6.1.1 关键特性
      2. 6.1.2 系统组成部分
      3. 6.1.3 术语
    2. 6.2 闪存存储体结构
      1. 6.2.1 存储体
      2. 6.2.2 闪存区域
      3. 6.2.3 寻址
        1. 6.2.3.1 闪存映射
      4. 6.2.4 存储器组织示例
    3. 6.3 闪存控制器
      1. 6.3.1 闪存控制器命令概述
      2. 6.3.2 NOOP 命令
      3. 6.3.3 PROGRAM 命令
        1. 6.3.3.1 编程位屏蔽行为
        2. 6.3.3.2 编程少于一个闪存字
        3. 6.3.3.3 目标数据对齐（仅限使用单闪存字编程的器件）
        4. 6.3.3.4 目标数据对齐（使用多字编程的器件）
        5. 6.3.3.5 执行 PROGRAM 操作
      4. 6.3.4 ERASE 命令
        1. 6.3.4.1 擦除扇区屏蔽行为
        2. 6.3.4.2 执行 ERASE 操作
      5. 6.3.5 READVERIFY 命令
        1. 6.3.5.1 执行 READVERIFY 操作
      6. 6.3.6 BLANKVERIFY 命令
        1. 6.3.6.1 执行 BLANKVERIFY 操作
      7. 6.3.7 命令诊断
        1. 6.3.7.1 状态命令
        2. 6.3.7.2 地址转换
        3. 6.3.7.3 脉冲计数
      8. 6.3.8 使用存储体 ID、区域 ID 和存储体地址覆盖系统地址
      9. 6.3.9 FLASHCTL 事件
        1. 6.3.9.1 CPU 中断事件发布者
    4. 6.4 写保护
      1. 6.4.1 写保护分辨率
      2. 6.4.2 静态写保护
      3. 6.4.3 动态写保护
        1. 6.4.3.1 为 MAIN 区域配置保护
        2. 6.4.3.2 为 NONMAIN 区域配置保护
    5. 6.5 读取接口
      1. 6.5.1 存储体地址交换
    6. 6.6 FLASHCTL 寄存器
  9. 7 事件
    1. 7.1 事件概述
      1. 7.1.1 事件发布者
      2. 7.1.2 事件订阅者
      3. 7.1.3 事件结构路由
        1. 7.1.3.1 CPU 中断事件路由 (CPU_INT)
        2. 7.1.3.2 DMA 触发事件路由 (DMA_TRIGx)
        3. 7.1.3.3 通用事件路由 (GEN_EVENTx)
      4. 7.1.4 事件路由映射
      5. 7.1.5 事件传播延迟
    2. 7.2 事件操作
      1. 7.2.1 CPU 中断
      2. 7.2.2 DMA 触发
      3. 7.2.3 外设间事件
      4. 7.2.4 扩展的模块说明寄存器
      5. 7.2.5 使用事件寄存器
        1. 7.2.5.1 事件寄存器
        2. 7.2.5.2 配置事件
        3. 7.2.5.3 响应应用软件中的 CPU 中断
        4. 7.2.5.4 硬件事件处理
  10. 8 IOMUX
    1. 8.1 IOMUX 概述
      1. 8.1.1 IO 类型和模拟共享
    2. 8.2 IOMUX 运行
      1. 8.2.1 外设功能 (PF) 分配
      2. 8.2.2 逻辑高电平转换到高阻态
      3. 8.2.3 逻辑反相
      4. 8.2.4 SHUTDOWN 模式唤醒逻辑
      5. 8.2.5 上拉/下拉电阻
      6. 8.2.6 驱动强度控制
      7. 8.2.7 迟滞和逻辑电平控制
    3. 8.3 IOMUX 寄存器
  11. 9 GPIO
    1. 9.1 GPIO 概述
    2. 9.2 GPIO 操作
      1. 9.2.1 GPIO 端口
      2. 9.2.2 GPIO 读取/写入接口
      3. 9.2.3 GPIO 输入干扰滤波和同步
      4. 9.2.4 GPIO 快速唤醒
      5. 9.2.5 GPIO DMA 接口
      6. 9.2.6 事件发布者和订阅者
    3. 9.3 GPIO 寄存器
  12. 10AESADV
    1. 10.1 AESADV 概述
      1. 10.1.1 AESADV 性能
    2. 10.2 AESADV 运行
      1. 10.2.1 加载密钥
      2. 10.2.2 写入输入数据
      3. 10.2.3 读取输出数据
      4. 10.2.4 操作说明
        1. 10.2.4.1 单块操作
        2. 10.2.4.2 电码本 (ECB) 模式
          1. 10.2.4.2.1 ECB 加密
          2. 10.2.4.2.2 ECB 解密
        3. 10.2.4.3 密码分组链接 (CBC) 模式
          1. 10.2.4.3.1 CBC 加密
          2. 10.2.4.3.2 CBC 解密
        4. 10.2.4.4 输出反馈 (OFB) 模式
          1. 10.2.4.4.1 OFB 加密
          2. 10.2.4.4.2 OFB 解密
        5. 10.2.4.5 密码反馈 (CFB) 模式
          1. 10.2.4.5.1 CFB 加密
          2. 10.2.4.5.2 CFB 解密
        6. 10.2.4.6 计数器模式 (CTR)
          1. 10.2.4.6.1 CTR 加密
          2. 10.2.4.6.2 CTR 解密
        7. 10.2.4.7 伽罗瓦计数器模式 (GCM)
          1. 10.2.4.7.1 GHASH 运算
          2. 10.2.4.7.2 GCM 工作模式
            1. 10.2.4.7.2.1 自主 GCM 操作
              1. 10.2.4.7.2.1.1 GMAC
            2. 10.2.4.7.2.2 带有预计算值的 GCM
            3. 10.2.4.7.2.3 带有预计算 H 值且 Y0 加密值强制为零的 GCM 操作
        8. 10.2.4.8 带密码分组链接消息身份验证代码的计数器 (CCM)
          1. 10.2.4.8.1 CCM 操作
      5. 10.2.5 AES 事件
        1. 10.2.5.1 CPU 中断事件发布者 (CPU_EVENT)
        2. 10.2.5.2 DMA 触发事件发布者 (DMA_TRIG_DATAIN)
        3. 10.2.5.3 DMA 触发事件发布者 (DMA_TRIG_DATAOUT)
    3. 10.3 AESADV 寄存器
  13. 11CRC
    1. 11.1 CRC 概述
      1. 11.1.1 CRC16-CCITT
      2. 11.1.2 CRC32-ISO3309
    2. 11.2 CRC 运行
      1. 11.2.1 CRC 生成器实现
      2. 11.2.2 配置
        1. 11.2.2.1 多项式选择
        2. 11.2.2.2 位顺序
        3. 11.2.2.3 字节交换
        4. 11.2.2.4 字节顺序
        5. 11.2.2.5 CRC C 库兼容性
    3. 11.3 CRCP0 寄存器
  14. 12密钥库
    1. 12.1 概述
    2. 12.2 详细说明
    3. 12.3 KEYSTORECTL 寄存器
  15. 13TRNG
    1. 13.1 TRNG 概述
    2. 13.2 TRNG 运行
      1. 13.2.1 TRNG 生成数据路径
      2. 13.2.2 时钟配置和输出速率
      3. 13.2.3 低功耗模式下的行为
      4. 13.2.4 健康检测
        1. 13.2.4.1 数字块启动自检
        2. 13.2.4.2 模拟块启动自检
        3. 13.2.4.3 运行时健康检测
          1. 13.2.4.3.1 重复计数测试
          2. 13.2.4.3.2 自适应比例测试
          3. 13.2.4.3.3 处理运行时运行状况测试失败
      5. 13.2.5 配置
        1. 13.2.5.1 TRNG 状态机
          1. 13.2.5.1.1 更改 TRNG 状态
        2. 13.2.5.2 使用 TRNG
        3. 13.2.5.3 TRNG 事件
          1. 13.2.5.3.1 CPU 中断事件发布者 (CPU_INT)
    3. 13.3 TRNG 寄存器
  16. 14温度传感器
  17. 15ADC
    1. 15.1 ADC 概述
    2. 15.2 ADC 操作
      1. 15.2.1  ADC 内核
      2. 15.2.2  电压基准选项
      3. 15.2.3  通用分辨率模式
      4. 15.2.4  硬件均值计算
      5. 15.2.5  ADC 时钟
      6. 15.2.6  常见的 ADC 用例
      7. 15.2.7  断电行为
      8. 15.2.8  采样触发源和采样模式
        1. 15.2.8.1 自动采样模式
        2. 15.2.8.2 手动采样模式
      9. 15.2.9  采样周期
      10. 15.2.10 转换模式
      11. 15.2.11 数据格式
      12. 15.2.12 高级特性
        1. 15.2.12.1 窗口比较器
        2. 15.2.12.2 DMA 和 FIFO 操作
        3. 15.2.12.3 模拟外设互连
      13. 15.2.13 状态寄存器
      14. 15.2.14 ADC 事件
        1. 15.2.14.1 CPU 中断事件发布者 (CPU_INT)
        2. 15.2.14.2 通用事件发布者 (GEN_EVENT)
        3. 15.2.14.3 DMA 触发事件发布者 (DMA_TRIG)
        4. 15.2.14.4 通用事件订阅者 (FSUB_0)
    3. 15.3 ADC12 寄存器
  18. 16COMP
    1. 16.1 比较器概述
    2. 16.2 比较器运行
      1. 16.2.1  比较器配置
      2. 16.2.2  比较器通道选择
      3. 16.2.3  比较器输出
      4. 16.2.4  输出滤波器
      5. 16.2.5  采样输出模式
      6. 16.2.6  消隐模式
      7. 16.2.7  基准电压发生器
      8. 16.2.8  比较器滞后
      9. 16.2.9  输入短路开关
      10. 16.2.10 中断和事件支持
        1. 16.2.10.1 CPU 中断事件发布者 (CPU_INT)
        2. 16.2.10.2 通用事件发布者 (GEN_EVENT)
        3. 16.2.10.3 通用事件订阅者
    3. 16.3 COMP 寄存器
  19. 17OPA
    1. 17.1 OPA 概述
    2. 17.2 OPA 运行
      1. 17.2.1 模拟内核
      2. 17.2.2 上电行为
      3. 17.2.3 输入
      4. 17.2.4 输出
      5. 17.2.5 时钟要求
      6. 17.2.6 斩波
      7. 17.2.7 OPA 放大器模式
        1. 17.2.7.1 通用模式
        2. 17.2.7.2 缓冲模式
        3. 17.2.7.3 OPA PGA 模式
          1. 17.2.7.3.1 反相 PGA 模式
          2. 17.2.7.3.2 同相 PGA 模式
        4. 17.2.7.4 差分放大器模式
        5. 17.2.7.5 级联放大器模式
      8. 17.2.8 选择 OPA 配置
      9. 17.2.9 烧毁电流源
    3. 17.3 OA 寄存器
  20. 18GPAMP
    1. 18.1 GPAMP 概述
    2. 18.2 GPAMP 操作
      1. 18.2.1 模拟内核
      2. 18.2.2 上电行为
      3. 18.2.3 输入
      4. 18.2.4 输出
      5. 18.2.5 GPAMP 放大器模式
        1. 18.2.5.1 通用模式
        2. 18.2.5.2 ADC 缓冲模式
        3. 18.2.5.3 单位增益模式
      6. 18.2.6 斩波
    3. 18.3 GPAMP 寄存器
  21. 19VREF
    1. 19.1 VREF 概述
    2. 19.2 VREF 运行
      1. 19.2.1 内部基准生成
      2. 19.2.2 外部基准输入
      3. 19.2.3 模拟外设接口
    3. 19.3 VREF 寄存器
  22. 20LCD
    1. 20.1 LCD 简介
      1. 20.1.1 LCD 工作原理
      2. 20.1.2 静态模式
      3. 20.1.3 2 路复用模式
      4. 20.1.4 3 路复用模式
      5. 20.1.5 4 路复用模式
      6. 20.1.6 6 路复用模式
      7. 20.1.7 8 路复用模式
      8. 20.1.8 引言
      9. 20.1.9 LCD 波形
    2. 20.2 LCD 时钟
    3. 20.3 电压生成
      1. 20.3.1  模式 0 - 从外部基准和外部电阻分压器生成电压
      2. 20.3.2  模式 1 - 从 AVDD 和外部电阻分压器生成电压
      3. 20.3.3  模式 2 - 从外部基准和内部电阻分压器生成电压
      4. 20.3.4  模式 3 - 从 AVDD 和内部电阻梯生成电压
      5. 20.3.5  模式 4 - 使用外部电源从电荷泵生成电压
      6. 20.3.6  模式 5 - 使用 AVDD 从电荷泵生成电压
      7. 20.3.7  模式 6 - 在 R13 上使用外部基准从电荷泵生成电压
      8. 20.3.8  模式 7 - 在 R13 上使用内部基准从电荷泵生成电压
      9. 20.3.9  电荷泵
      10. 20.3.10 内部基准生成
    4. 20.4 模拟多路复用器
      1. 20.4.1 静态模式
      2. 20.4.2 非静态 1/3 偏置模式
      3. 20.4.3 非静态 1/4 偏置模式
      4. 20.4.4 低功耗模式开关控制
    5. 20.5 LCD 存储器和输出驱动器
      1. 20.5.1 LCD 存储器结构
        1. 20.5.1.1 1 路复用至 4 路复用模式下的存储器结构
        2. 20.5.1.2 5 路复用至 8 路复用模式下的存储器结构
        3. 20.5.1.3 配置存储器
        4. 20.5.1.4 访问存储器和输出驱动器
        5. 20.5.1.5 闪烁覆盖
    6. 20.6 IO 多路复用
    7. 20.7 中断生成
    8. 20.8 电源域和功耗模式
    9. 20.9 LCD 寄存器
  23. 21UART
    1. 21.1 UART 概述
      1. 21.1.1 外设的用途
      2. 21.1.2 特性
      3. 21.1.3 功能方框图
    2. 21.2 UART 运行
      1. 21.2.1 时钟控制
      2. 21.2.2 信号说明
      3. 21.2.3 通用架构和协议
        1. 21.2.3.1  发送/接收逻辑
        2. 21.2.3.2  位采样
        3. 21.2.3.3  多数表决功能
        4. 21.2.3.4  波特率生成
        5. 21.2.3.5  数据传输
        6. 21.2.3.6  错误和状态
        7. 21.2.3.7  本地互连网络 (LIN) 支持
          1. 21.2.3.7.1 LIN 响应者传输延迟
        8. 21.2.3.8  流控
        9. 21.2.3.9  空闲线多处理器
        10. 21.2.3.10 9 位 UART 模式
        11. 21.2.3.11 RS485 支持
        12. 21.2.3.12 DALI 协议
        13. 21.2.3.13 曼彻斯特编码和解码
        14. 21.2.3.14 IrDA 编码和解码
        15. 21.2.3.15 ISO7816 智能卡支持
        16. 21.2.3.16 地址检测
        17. 21.2.3.17 FIFO 操作
        18. 21.2.3.18 回送操作
        19. 21.2.3.19 干扰抑制
      4. 21.2.4 低功耗运行
      5. 21.2.5 复位注意事项
      6. 21.2.6 初始化
      7. 21.2.7 中断和事件支持
        1. 21.2.7.1 CPU 中断事件发布者 (CPU_INT)
        2. 21.2.7.2 DMA 触发发布者（DMA_TRIG_RX、DMA_TRIG_TX）
      8. 21.2.8 仿真模式
    3. 21.3 UART 寄存器
  24. 22I2C
    1. 22.1 I2C 概述
      1. 22.1.1 外设的用途
      2. 22.1.2 特性
      3. 22.1.3 功能方框图
      4. 22.1.4 环境和外部连接
    2. 22.2 I2C 操作
      1. 22.2.1 时钟控制
        1. 22.2.1.1 时钟选择和 I2C 速度
        2. 22.2.1.2 时钟启动
      2. 22.2.2 信号说明
      3. 22.2.3 通用架构
        1. 22.2.3.1  I2C 总线功能概览
        2. 22.2.3.2  START 和 STOP 条件
        3. 22.2.3.3  带有7位地址的数据格式
        4. 22.2.3.4  应答
        5. 22.2.3.5  重复开始
        6. 22.2.3.6  SCL 时钟低电平超时
        7. 22.2.3.7  时钟延展
        8. 22.2.3.8  双地址
        9. 22.2.3.9  仲裁
        10. 22.2.3.10 多控制器模式
        11. 22.2.3.11 干扰抑制
        12. 22.2.3.12 FIFO 操作
          1. 22.2.3.12.1 在目标模式下刷新过时的 Tx 数据
        13. 22.2.3.13 环回模式
        14. 22.2.3.14 突发模式
        15. 22.2.3.15 DMA 操作
        16. 22.2.3.16 低功耗操作
      4. 22.2.4 协议说明
        1. 22.2.4.1 I2C 控制器模式
          1. 22.2.4.1.1 控制器配置
          2. 22.2.4.1.2 控制器模式操作
          3. 22.2.4.1.3 TX 为空时读取
        2. 22.2.4.2 I2C 目标模式
          1. 22.2.4.2.1 目标模式运行
      5. 22.2.5 复位注意事项
      6. 22.2.6 初始化
      7. 22.2.7 中断和事件支持
        1. 22.2.7.1 CPU 中断事件发布者 (CPU_INT)
        2. 22.2.7.2 DMA 触发发布者（DMA_TRIG1、DMA_TRIG0）
      8. 22.2.8 仿真模式
    3. 22.3 I2C 寄存器
  25. 23SPI
    1. 23.1 SPI 概述
      1. 23.1.1 外设的用途
      2. 23.1.2 特性
      3. 23.1.3 功能方框图
      4. 23.1.4 外部连接和信号说明
    2. 23.2 SPI 运行
      1. 23.2.1 时钟控制
      2. 23.2.2 通用架构
        1. 23.2.2.1 芯片选择和命令处理
          1. 23.2.2.1.1 片选控制
          2. 23.2.2.1.2 命令数据控制
        2. 23.2.2.2 数据格式
        3. 23.2.2.3 延迟的数据采样
        4. 23.2.2.4 时钟生成
        5. 23.2.2.5 FIFO 运行
        6. 23.2.2.6 环回模式
        7. 23.2.2.7 DMA 操作
        8. 23.2.2.8 重复传输模式
        9. 23.2.2.9 低功率模式
      3. 23.2.3 协议说明
        1. 23.2.3.1 Motorola SPI 帧格式
        2. 23.2.3.2 TI同步串行接口帧格式
      4. 23.2.4 复位注意事项
      5. 23.2.5 初始化
      6. 23.2.6 中断和事件支持
        1. 23.2.6.1 CPU 中断事件发布者 (CPU_INT)
        2. 23.2.6.2 DMA 触发发布者（DMA_TRIG_RX、DMA_TRIG_TX）
      7. 23.2.7 仿真模式
    3. 23.3 SPI 寄存器
  26. 24计时器 (TIMx)
    1. 24.1 TIMx 概述
      1. 24.1.1 TIMG 概述
        1. 24.1.1.1 TIMG 特性
        2. 24.1.1.2 功能方框图
      2. 24.1.2 TIMA 概述
        1. 24.1.2.1 TIMA 特性
        2. 24.1.2.2 功能方框图
      3. 24.1.3 TIMx 实例配置
    2. 24.2 TIMx 操作
      1. 24.2.1  计时器计数器
        1. 24.2.1.1 时钟源选择和预分频器
          1. 24.2.1.1.1 内部时钟和预分频器
          2. 24.2.1.1.2 外部信号触发
        2. 24.2.1.2 重复计数器（仅限 TIMA）
      2. 24.2.2  计数模式控制
        1. 24.2.2.1 单次触发和周期模式
        2. 24.2.2.2 向下计数模式
        3. 24.2.2.3 向上/向下计数模式
        4. 24.2.2.4 向上计数模式
        5. 24.2.2.5 相位加载（仅限 TIMA）
      3. 24.2.3  捕获/比较模块
        1. 24.2.3.1 捕获模式
          1. 24.2.3.1.1 输入选择、计数器条件和反转
            1. 24.2.3.1.1.1 CCP 输入边沿同步
            2. 24.2.3.1.1.2 CCP 输入脉冲条件
            3. 24.2.3.1.1.3 计数器控制操作
            4. 24.2.3.1.1.4 CCP 输入滤波
            5. 24.2.3.1.1.5 输入选择
          2. 24.2.3.1.2 用例
            1. 24.2.3.1.2.1 边沿时间捕获
            2. 24.2.3.1.2.2 周期捕获
            3. 24.2.3.1.2.3 脉宽捕捉
            4. 24.2.3.1.2.4 组合的脉宽和周期时间
          3. 24.2.3.1.3 QEI 模式（仅限支持 QEI 的 TIMG）
            1. 24.2.3.1.3.1 具有 2 信号的 QEI
            2. 24.2.3.1.3.2 具有索引输入的 QEI
            3. 24.2.3.1.3.3 QEI 错误检测
          4. 24.2.3.1.4 霍尔输入模式（仅限支持 QEI 的 TIMG）
        2. 24.2.3.2 比较模式
          1. 24.2.3.2.1 边沿计数
      4. 24.2.4  影子加载和影子比较
        1. 24.2.4.1 影子加载（仅限 TIMG4-7、TIMA）
        2. 24.2.4.2 影子比较（仅限 TIMG4-7、TIMG12-13 和 TIMA）
      5. 24.2.5  输出发生器
        1. 24.2.5.1 配置
        2. 24.2.5.2 用例
          1. 24.2.5.2.1 边沿对齐的 PWM
          2. 24.2.5.2.2 中心对齐 PWM
          3. 24.2.5.2.3 非对称 PWM（仅限 TIMA）
          4. 24.2.5.2.4 具有死区插入的互补 PWM（仅限 TIMA）
        3. 24.2.5.3 强制输出
      6. 24.2.6  故障处理程序（仅限 TIMA）
        1. 24.2.6.1 故障输入调节
        2. 24.2.6.2 故障输入源
        3. 24.2.6.3 故障条件下的计数器行为
        4. 24.2.6.4 故障条件下的输出行为
      7. 24.2.7  通过交叉触发同步
        1. 24.2.7.1 主计时器交叉触发器配置
        2. 24.2.7.2 次级计时器交叉触发器配置
      8. 24.2.8  低功耗运行
      9. 24.2.9  中断和事件支持
        1. 24.2.9.1 CPU 中断事件发布者 (CPU_INT)
        2. 24.2.9.2 通用事件发布者（GEN_EVENT0 和 GEN_EVENT1）
        3. 24.2.9.3 通用订阅者事件示例（COMP 至 TIMx）
      10. 24.2.10 调试处理程序（仅限 TIMA）
    3. 24.3 TIMx 寄存器
  27. 25低频子系统 (LFSS)
    1. 25.1  概述
    2. 25.2  时钟系统
    3. 25.3  使用 VBAT 进行 LFSS 复位
    4. 25.4  电源域和电源检测
      1. 25.4.1 在 VBAT 首次上电时启动
      2. 25.4.2 在 VDD 首次上电时启动
      3. 25.4.3 VDD 丢失时的行为
      4. 25.4.4 VBAT 丢失时的行为
      5. 25.4.5 器件进入 SHUTDOWN 模式时的行为
      6. 25.4.6 超级电容器充电电路
    5. 25.5  实时计数器 (RTC_x)
    6. 25.6  独立看门狗计时器 (IWDT)
    7. 25.7  防篡改输入和输出
      1. 25.7.1 IOMUX 模式
      2. 25.7.2 防篡改模式
        1. 25.7.2.1 篡改事件检测
        2. 25.7.2.2 时间戳事件输出
        3. 25.7.2.3 检测信号发生器
        4. 25.7.2.4 RTC 时钟输出
    8. 25.8  暂存区存储器
    9. 25.9  RTC、TIO 和 IWDT 的锁定功能
    10. 25.10 LFSS 寄存器
  28. 26低频子系统 (LFSS_B)
    1. 26.1 概述
    2. 26.2 时钟系统
    3. 26.3 LFSS 复位
    4. 26.4 实时计数器 (RTC_x)
    5. 26.5 独立看门狗计时器 (IWDT)
    6. 26.6 RTC 和 IWDT 的锁定功能
    7. 26.7 LFSS 寄存器
  29. 27RTC
    1. 27.1 概述
      1. 27.1.1 RTC 实例
    2. 27.2 基本操作
    3. 27.3 配置
      1. 27.3.1  时钟
      2. 27.3.2  读取和写入 RTC 外设寄存器
      3. 27.3.3  二进制与 BCD
      4. 27.3.4  闰年处理
      5. 27.3.5  日历报警配置
      6. 27.3.6  间隔报警配置
      7. 27.3.7  定期报警配置
      8. 27.3.8  Calibration
        1. 27.3.8.1 晶体偏移误差
          1. 27.3.8.1.1 偏移量误差校正机制
        2. 27.3.8.2 晶体温度误差
          1. 27.3.8.2.1 温度漂移校正机制
      9. 27.3.9  RTC 预分频器扩展
      10. 27.3.10 RTC 时间戳捕获
      11. 27.3.11 RTC 事件
        1. 27.3.11.1 CPU 中断事件发布者 (CPU_INT)
        2. 27.3.11.2 通用事件发布者 (GEN_EVENT)
    4. 27.4 RTC 寄存器
  30. 28IWDT
    1. 28.1 734
    2. 28.2 IWDT 时钟配置
    3. 28.3 IWDT 周期选择
    4. 28.4 IWDT 的调试行为
    5. 28.5 IWDT 寄存器
  31. 29WWDT
    1. 29.1 WWDT 概述
      1. 29.1.1 看门狗模式
      2. 29.1.2 间隔定时器模式
    2. 29.2 WWDT 运行
      1. 29.2.1 模式选择
      2. 29.2.2 时钟配置
      3. 29.2.3 低功耗模式行为
      4. 29.2.4 调试行为
      5. 29.2.5 WWDT 事件
        1. 29.2.5.1 CPU 中断事件发布者 (CPU_INT)
    3. 29.3 WWDT 寄存器
  32. 30调试
    1. 30.1 DEBUGSS 概述
      1. 30.1.1 调试互连
      2. 30.1.2 物理接口
      3. 30.1.3 调试访问端口
    2. 30.2 DEBUGSS 工作原理
      1. 30.2.1 调试特性
        1. 30.2.1.1 处理器调试
          1. 30.2.1.1.1 断点单元 (BPU)
          2. 30.2.1.1.2 数据观察点和跟踪单元 (DWT)
        2. 30.2.1.2 外设调试
        3. 30.2.1.3 EnergyTrace 技术
      2. 30.2.2 低功耗模式下的行为
      3. 30.2.3 限制调试访问
      4. 30.2.4 邮箱 (DSSM)
        1. 30.2.4.1 DSSM 事件
          1. 30.2.4.1.1 CPU 中断事件 (CPU_INT)
        2. 30.2.4.2 参考
    3. 30.3 DEBUGSS 寄存器
  33. 31修订历史记录

3.3.1.1 嵌套矢量中断控制器 (NVIC)

嵌套矢量中断控制器 (NVIC) 是一个业界通用的 Arm 组件，可将外设中断（位于处理器外部）连接到 CPU。NVIC 支持连接多达 32 个本机外设中断源。

可通过系统专用外设总线 (PPB) 区域中的存储器映射寄存器配置 NVIC。请参阅表 3-7 中的 NVIC 寄存器列表。随器件提供的软件开发套件 (SDK) 对于 NVIC 支持标准 Arm Cortex 微控制器软件接口标准 (CMSIS) 寄存器访问定义。访问任何 NVIC 寄存器时，应用软件必须使用 32 位对齐的字大小事务。

除了将外设中断连接到处理器之外，NVIC 还支持对每个中断的优先级进行编程。

启用和禁用中断

可以通过 NVIC 中的中断设置使能 (ISER) 和中断清除使能 (ICER) 寄存器来读取、设置和清除外设中断的启用状态。32 个中断映射到 ISER 和 ICER 寄存器，其中的中断 0 位于每个寄存器的 BIT0 位置 (LSB)，中断 31 位于每个寄存器的 BIT31 位置 (MSB)。要启用中断，请设置 ISER 寄存器中相应的使能位。向 ISER 写入“0”无效。可以通过读取 ISER 寄存器来确定启用了哪些中断。读取时，“1”表示启用中断；“0”表示禁用。要禁用中断，请设置 ICER 寄存器中相应的使能位。向 ICER 写入“0”无效。

注： 除了在 NVIC 中启用外设中断，通常还需要配置相应外设的中断配置。大多数外设有多个中断源，这些中断源在外设中合并在一起以产生单个 NVIC 中断。各个外设中断的屏蔽在外设的中断管理寄存器内完成。

在 NVIC 已禁用某个中断的情况下，如果该中断由相应的外设设置为有效状态，则 NVIC 中断将进入挂起状态，但不会中断处理器。如果中断在有效状态时（处理程序正在运行时）被禁用，它将保持有效状态，直到异常处理程序返回结果或发生复位，但不会进一步激活。

注： 如果外设向 NVIC 发出中断，但在 NVIC 中禁用了该外设的中断，则由于唤醒控制器 (WUC) 正在为处理器保留事件，该器件可能会保持比预期更高的功率模式。为了避免这种情况，请确保直接在外设上屏蔽外设中断，而不是只在 NVIC 上屏蔽中断。

设置和清除中断挂起状态

可以通过 NVIC 中的中断设置挂起 (ISPR) 和中断清除挂起 (ICPR) 寄存器来读取、设置和清除中断挂起状态。32 个中断映射到 ISPR 和 ICPR 寄存器，其中的中断 0 位于每个寄存器的 BIT0 位置 (LSB)，中断 31 位于每个寄存器的 BIT31 位置 (MSB)。要读取某个中断是否为挂起状态，请读取 ISPR 或 ICPR。读取时，“1”表示中断为挂起状态；“0”表示非挂起状态。要通过软件将中断设置为挂起状态，请设置 ISPR 寄存器中的相应位。向 ISPR 写入“0”无效。要清除中断挂起状态，请设置 ICPR 寄存器中的相应位。向 ICPR 写入“0”无效。请注意，如果外设中断条件仍然存在，即使挂起状态被清除也将由硬件再次设置。

设置中断优先级

NVIC 上的中断具有可编程的优先级。可能有四个优先级。设置优先级的方法是对 NVIC 中的八个 IPRx 寄存器进行编程。每个优先级字段的长度为 8 位，因此每个 32 位寄存器可配置 4 个中断的优先级。Arm Cortex-M0+ 仅实现每个 8 位优先级字段的最高有效 2 位（提供 4 个优先级）。较低的优先级值具有较高的优先级。系统异常（复位、NMI、硬故障）分别具有固定的优先级 -3、-2 和 -1。因此，这些异常的优先级总是高于外设中断。外设中断优先级可编程为 0、64、128 或 192，其中 0 为最高优先级，192 为最低优先级。

如果处理器当前正在处理一个异常，那么这个异常只能被一个更高优先级的异常抢占。如果处于挂起状态下的多个异常都分配到相同的优先级，则首先处理具有最低异常编号的异常。

注： 当某个中断为有效（正在处理）或启用状态时，应用软件不得改变相应中断的优先级。这样做会导致不可预知的行为。
表 3-2 Arm Cortex-M0+ NVIC 寄存器
地址 寄存器 CMSIS 说明
0xE000.E100 NVIC_ISER NVIC->ISER[0] 中断设置使能寄存器
0xE000.E180 NVIC_ICER NVIC->ICER[0] 中断清除使能寄存器
0xE000.E200 NVIC_ISPR NVIC->ISPR[0] 中断设置挂起寄存器
0xE000.E280 NVIC_ICPR NVIC->ICPR[0] 中断清除挂起寄存器
0xE000.E400 NVIC_IPR0 NVIC->IP[0] 中断优先级寄存器 (0-3)
0xE000.E404 NVIC_IPR1 NVIC->IP[1] 中断优先级寄存器 (4-7)
0xE000.E408 NVIC_IPR2 NVIC->IP[2] 中断优先级寄存器 (8-11)
0xE000.E40C NVIC_IPR3 NVIC->IP[3] 中断优先级寄存器 (12-15)
0xE000.E410 NVIC_IPR4 NVIC->IP[4] 中断优先级寄存器 (16-19)
0xE000.E414 NVIC_IPR5 NVIC->IP[5] 中断优先级寄存器 (20-23)
0xE000.E418 NVIC_IPR6 NVIC->IP[6] 中断优先级寄存器 (24-27)
0xE000.E41C NVIC_IPR7 NVIC->IP[7] 中断优先级寄存器 (28-31)