제품 상세 정보

Sample rate (max) (Msps) 1000 Resolution (Bits) 16 Number of input channels 2 Interface type JESD204B Analog input BW (MHz) 1200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 1.9 Power consumption (typ) (mW) 2700 Architecture Pipeline SNR (dB) 70.9 ENOB (Bits) 11.5 SFDR (dB) 90 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 1000 Resolution (Bits) 16 Number of input channels 2 Interface type JESD204B Analog input BW (MHz) 1200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 1.9 Power consumption (typ) (mW) 2700 Architecture Pipeline SNR (dB) 70.9 ENOB (Bits) 11.5 SFDR (dB) 90 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFNP (RMP) 72 100 mm² 10 x 10
  • 16-bit resolution, dual-channel, 1-GSPS ADC
  • Noise floor: –159 dBFS/Hz
  • Spectral performance (fIN = 170 MHz at –1 dBFS):
    • SNR: 70 dBFS
    • NSD: –157 dBFS/Hz
    • SFDR: 86 dBc (including interleaving tones)
    • SFDR: 89 dBc (except HD2, HD3, and interleaving tones)
  • Spectral performance (fIN = 350 MHz at –1 dBFS):
    • SNR: 67.5 dBFS
    • NSD: –154.5 dBFS/Hz
    • SFDR: 75 dBc
    • SFDR: 85 dBc (except HD2, HD3, and interleaving tones)
  • Channel isolation: 100 dBc at fIN = 170 MHz
  • Input full-scale: 1.9 VPP
  • Input bandwidth (3 dB): 1.2 GHz
  • On-chip dither
  • Integrated wideband DDC block
  • JESD204B interface with subclass 1 support:
    • 2 lanes per ADC at 10.0 Gbps
    • 4 lanes per ADC at 5.0 Gbps
    • Support for multi-chip synchronization
  • Power dissipation: 1.35 W/Ch at 1 GSPS
  • Package: 72-pin VQFNP (10 mm × 10 mm)
  • 16-bit resolution, dual-channel, 1-GSPS ADC
  • Noise floor: –159 dBFS/Hz
  • Spectral performance (fIN = 170 MHz at –1 dBFS):
    • SNR: 70 dBFS
    • NSD: –157 dBFS/Hz
    • SFDR: 86 dBc (including interleaving tones)
    • SFDR: 89 dBc (except HD2, HD3, and interleaving tones)
  • Spectral performance (fIN = 350 MHz at –1 dBFS):
    • SNR: 67.5 dBFS
    • NSD: –154.5 dBFS/Hz
    • SFDR: 75 dBc
    • SFDR: 85 dBc (except HD2, HD3, and interleaving tones)
  • Channel isolation: 100 dBc at fIN = 170 MHz
  • Input full-scale: 1.9 VPP
  • Input bandwidth (3 dB): 1.2 GHz
  • On-chip dither
  • Integrated wideband DDC block
  • JESD204B interface with subclass 1 support:
    • 2 lanes per ADC at 10.0 Gbps
    • 4 lanes per ADC at 5.0 Gbps
    • Support for multi-chip synchronization
  • Power dissipation: 1.35 W/Ch at 1 GSPS
  • Package: 72-pin VQFNP (10 mm × 10 mm)

The ADS54J60 is a low-power, wide-bandwidth, 16-bit, 1.0-GSPS, dual-channel, analog-to-digital converter (ADC). Designed for high signal-to-noise ratio (SNR), the device delivers a noise floor of –159 dBFS/Hz for applications aiming for highest dynamic range over a wide instantaneous bandwidth. The device supports the JESD204B serial interface with data rates up to 10 Gbps, supporting two or four lanes per ADC. The buffered analog input provides uniform input impedance across a wide frequency range while minimizing sample-and-hold glitch energy. Each ADC channel optionally can be connected to a wideband digital down-converter (DDC) block. The ADS54J60 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption.

The JESD204B interface reduces the number of interface lines, allowing high system integration density. An internal phase-locked loop (PLL) multiplies the ADC sampling clock to derive the bit clock that is used to serialize the 16-bit data from each channel.





The ADS54J60 is a low-power, wide-bandwidth, 16-bit, 1.0-GSPS, dual-channel, analog-to-digital converter (ADC). Designed for high signal-to-noise ratio (SNR), the device delivers a noise floor of –159 dBFS/Hz for applications aiming for highest dynamic range over a wide instantaneous bandwidth. The device supports the JESD204B serial interface with data rates up to 10 Gbps, supporting two or four lanes per ADC. The buffered analog input provides uniform input impedance across a wide frequency range while minimizing sample-and-hold glitch energy. Each ADC channel optionally can be connected to a wideband digital down-converter (DDC) block. The ADS54J60 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption.

The JESD204B interface reduces the number of interface lines, allowing high system integration density. An internal phase-locked loop (PLL) multiplies the ADC sampling clock to derive the bit clock that is used to serialize the 16-bit data from each channel.





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기술 자료

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* Data sheet ADS54J60 Dual-Channel, 16-Bit, 1.0-GSPS Analog-to-Digital Converter datasheet (Rev. D) PDF | HTML 2019/04/17
Application note Implementing the External DC Offset Correction Block in the ADS54J60 (Rev. A) PDF | HTML 2023/06/13
User guide HSDC Pro with Xilinx KCU105 2017/03/01
Technical article How to minimize filter loss when you drive an ADC PDF | HTML 2016/10/20
Analog Design Journal JESD204B over optical fiber enables new architecture for phased-array radar 2016/01/26
Technical article RF sampling: interleaving builds faster ADCs PDF | HTML 2015/10/29
Technical article RF sampling: How over-sampling is cheating physics PDF | HTML 2015/08/21

설계 및 개발

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평가 보드

ADS54J60EVM — ADS54J60 듀얼 채널, 16비트, 1.0GSPS 아날로그-디지털 컨버터 평가 모듈

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TSW54J60EVM — 400MHz 입력 대역폭 디지타이저: 듀얼 16비트, 1GSPS ADC, 광대역 고정 또는 가변 게인 증폭기

The TSW54J60EVM is an evaluation module (EVM) that allows for the evaluation of Texas Instruments’ ADS54J60, LMH3401, LMH6401 and LMK04828 devices. The ADS54J60 is a low power, 16-bit, 1-GSPS analog to digital converter (ADC) with a buffered analog input and outputs featuring a JESD204B (...)

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ABACO-3P-FMC120 — Abaco Systems® 4채널 16비트 ADC/DAC 입력/출력 FPGA 메자닌 카드

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평가 모듈(EVM)용 GUI

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This high-speed data converter pro GUI is a PC (Windows® XP/7/10 compatible) program designed to aid in evaluation of most TI high-speed data converter [analog-to-digital converter (ADC) and digital-to-analog converter (DAC)] and analog front-end (AFE) platforms. Designed to support the entire (...)

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Design guide: PDF
회로도: PDF
레퍼런스 디자인

TIDA-00822 — AC 및 DC 결합 가변 게인 증폭기를 지원하는 16비트 1GSPS 디지타이저 레퍼런스 디자인

This reference design discusses the use and performance of the Digital Variable-Gain high-speed amplifier, the LMH6401, to drive the high-speed analog-to-digital converter (ADC), the ADS54J60 device. Different options for common-mode voltages, power supplies, and interfaces are discussed and (...)
Design guide: PDF
회로도: PDF
패키지 CAD 기호, 풋프린트 및 3D 모델
VQFNP (RMP) 72 Ultra Librarian

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

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