DAC38RF90

활성

듀얼 채널, 14비트, 9GSPS, 12x~24x 보간, 6 및 9GHz PLL 디지털-아날로그 컨버터(DAC)

제품 상세 정보

Resolution (Bits) 14 Number of DAC channels 2 Interface type JESD204B Sample/update rate (Msps) 9000 Features Ultra High Speed Rating Catalog Interpolation 12x, 16x, 18x, 20x, 24x Power consumption (typ) (mW) 3800 SFDR (dB) 94 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Ext, Int
Resolution (Bits) 14 Number of DAC channels 2 Interface type JESD204B Sample/update rate (Msps) 9000 Features Ultra High Speed Rating Catalog Interpolation 12x, 16x, 18x, 20x, 24x Power consumption (typ) (mW) 3800 SFDR (dB) 94 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Ext, Int
FCCSP (AAV) 144 100 mm² 10 x 10
  • 14-bit resolution
  • Maximum DAC sample rate: 9 GSPS
  • Key Specifications:
    • RF full-scale output power at 2.1 GHz:
      • DAC38RF80/90/84: 0 dBm
      • DAC38RF83/93/85: 3 dBm (with 2:1 balun)
    • Spectral performance(on-chip PLL, DIFF):
      • fDAC = 5898.24 MSPS, fOUT = 2.14 GHz
        • WCDMA ACLR: 75 dBc
        • WCDMA alt-ACLR: 77 dBc
      • fDAC = 8847.36 MSPS, fOUT = 3.7 GHz
        • 20 MHz LTE ACLR: 63 dBc
      • fDAC = 9 GSPS, fOUT = 1.8 GHz
        • IMD3 = 70 dBc (–6 dBFS, 10-MHz tone spacing)
        • NSD = –157 dBc/Hz
  • Dual-band digital up-converter per DAC
    • 6, 8, 10, 12, 16, 18, 20 or 24x interpolation
    • 4 Independent NCOs with 48-bit resolution
  • JESD204B Interface, subclass 1
    • Support for multichip synchronization
    • Maximum lane rate: 12.5 Gbps
  • Single-ended output with integrated balun (DAC38RF80/90/84) covering 700 MHz to 3800 MHz
  • Internal PLL and VCO with bypass
    • fC(VCO) = 5.9 or 8.9 GHz
  • Power dissipation: 1.4 to 2.2 W/ch
  • Power supplies: –1.8 V, 1 V, 1.8 V
  • Package: 10 x 10 mm BGA, 0.8 mm pitch, 144-balls
  • 14-bit resolution
  • Maximum DAC sample rate: 9 GSPS
  • Key Specifications:
    • RF full-scale output power at 2.1 GHz:
      • DAC38RF80/90/84: 0 dBm
      • DAC38RF83/93/85: 3 dBm (with 2:1 balun)
    • Spectral performance(on-chip PLL, DIFF):
      • fDAC = 5898.24 MSPS, fOUT = 2.14 GHz
        • WCDMA ACLR: 75 dBc
        • WCDMA alt-ACLR: 77 dBc
      • fDAC = 8847.36 MSPS, fOUT = 3.7 GHz
        • 20 MHz LTE ACLR: 63 dBc
      • fDAC = 9 GSPS, fOUT = 1.8 GHz
        • IMD3 = 70 dBc (–6 dBFS, 10-MHz tone spacing)
        • NSD = –157 dBc/Hz
  • Dual-band digital up-converter per DAC
    • 6, 8, 10, 12, 16, 18, 20 or 24x interpolation
    • 4 Independent NCOs with 48-bit resolution
  • JESD204B Interface, subclass 1
    • Support for multichip synchronization
    • Maximum lane rate: 12.5 Gbps
  • Single-ended output with integrated balun (DAC38RF80/90/84) covering 700 MHz to 3800 MHz
  • Internal PLL and VCO with bypass
    • fC(VCO) = 5.9 or 8.9 GHz
  • Power dissipation: 1.4 to 2.2 W/ch
  • Power supplies: –1.8 V, 1 V, 1.8 V
  • Package: 10 x 10 mm BGA, 0.8 mm pitch, 144-balls

The DAC38RFxx is a family of high-performance, dual/single-channel, 14-bit, 9-GSPS, RF-sampling digital-to-analog converters (DACs) that are capable of synthesizing wideband signals from 0 to 4.5 GHz. A high dynamic range allows the DAC38RFxx family to generate signals for a wide range of applications including 3G/4G signals for wireless base-stations and radar.

The devices feature a low-power JESD204B Interface with up to 8 lanes with a maximum bit rate of 12.5 Gbps allowing an input data rate of 1.25 GSPS complex per channel. The DAC38RFxx provides two digital up-converters per channel, with multiple options for interpolation rates. A digital quadrature modulator with independent, frequency flexible NCOs are available to support multi-band operation. An optional low-jitter PLL/VCO simplifies the DAC sampling clock generation by allowing use of a lower frequency reference clock.

The DAC38RFxx is a family of high-performance, dual/single-channel, 14-bit, 9-GSPS, RF-sampling digital-to-analog converters (DACs) that are capable of synthesizing wideband signals from 0 to 4.5 GHz. A high dynamic range allows the DAC38RFxx family to generate signals for a wide range of applications including 3G/4G signals for wireless base-stations and radar.

The devices feature a low-power JESD204B Interface with up to 8 lanes with a maximum bit rate of 12.5 Gbps allowing an input data rate of 1.25 GSPS complex per channel. The DAC38RFxx provides two digital up-converters per channel, with multiple options for interpolation rates. A digital quadrature modulator with independent, frequency flexible NCOs are available to support multi-band operation. An optional low-jitter PLL/VCO simplifies the DAC sampling clock generation by allowing use of a lower frequency reference clock.

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기술 자료

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* Data sheet DAC38RFxx Dual- or Single-Channel, Single-Ended or Differential Output, 14-Bit, 9-GSPS, RF-Sampling DAC With JESD204B Interface and On-Chip PLL datasheet (Rev. D) PDF | HTML 2023/12/28
Application note Impact of Power-Supply Noise on Phase Noise Performance of RF DACs 2018/06/13
Application note Eye Scan Testing with the DAC38RFxx 2017/08/10
Application note Quick-Start Methods in Simulating the DAC38RF8x Input/Output Buffer Information 2017/08/02
Application note DAC38RF8x Test Modes 2017/07/25
Design guide Efficient Power Supply Scheme for RF-Sampling DAC Reference Design 2016/08/22

설계 및 개발

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평가 보드

DAC38RF80EVM — DAC38RF80 듀얼 채널, 14비트, 9GSPS, 6x-24x 보간, 6 & 9GHz PLL DAC 평가 모듈

DAC38RF80EVM은 DAC38RF80/84/90 DAC(디지털-아날로그 컨버터)를 평가하는 데 사용되는 회로 보드입니다. EVM은 최대 9GSPS 샘플링 속도로 DAC의 성능을 평가하는 데 사용할 수 있습니다. FPGA 기반 패턴 생성기 카드 TSW14J56EVM(개정판 B 이상)와 함께 작동하도록 설계되었습니다. EVM에 제공되는 FMC 커넥터를 사용하면 DAC를 타사 공급업체에서 제공한 FPGA 개발 보드에 연결할 수도 있습니다. 또한 사용이 간편한 소프트웨어 인터페이스도 제공됩니다. 이 인터페이스를 이용해 SPI를 통해 (...)

사용 설명서: PDF
TI.com에서 구매할 수 없음
펌웨어

TI204C-IP Request for JESD204 rapid design IP

The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)

지원되는 제품 및 하드웨어

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평가 모듈(EVM)용 GUI

DATACONVERTERPRO-SW High Speed Data Converter Pro GUI Installer, v5.31

This high-speed data converter pro GUI is a PC (Windows® XP/7/10 compatible) program designed to aid in evaluation of most TI high-speed data converter [analog-to-digital converter (ADC) and digital-to-analog converter (DAC)] and analog front-end (AFE) platforms. Designed to support the entire (...)

지원되는 제품 및 하드웨어

지원되는 제품 및 하드웨어

시뮬레이션 모델

DAC38RF80 IBIS Model

SLAM304.ZIP (70 KB) - IBIS Model
시뮬레이션 모델

DAC38RF8x IBIS-AMI Model (Rev. A)

SLAM343A.ZIP (24658 KB) - IBIS-AMI Model
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 착수하기 (...)
레퍼런스 디자인

TIDA-01215 — RF 샘플링 DAC에서 스퍼 및 위상 잡음 최적화를 위한 전원 공급 장치 레퍼런스 디자인

이 레퍼런스 설계는 성능을 저하시키지 않고 RF 샘플링 DAC38RF8x DAC(디지털-아날로그 데이터 컨버터)에 전원을 공급하는 효율적인 전원 공급 장치 체계를 제공하며 보드 공간과 BOM도 축소합니다. 이 레퍼런스 설계는 DC/DC 스위처와 LDO를 모두 사용하여 DAC38RF8x에 전원을 공급하면서 높은 아날로그 성능(스퓨리어스 및 위상 잡음)을 달성하고 전력 효율 저하를 최소화합니다. 여기에 설명된 설계 방법은 다른 RF 샘플링 데이터 컨버터의 전원 공급 장치 설계까지 확장할 수 있습니다.
Design guide: PDF
회로도: PDF
패키지 CAD 기호, 풋프린트 및 3D 모델
FCCSP (AAV) 144 Ultra Librarian

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

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