ZHCACB3E May 2023 – February 2024 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP , AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1
为向处理器 IO 添加并联拉电阻提供配置。并联拉电阻的极性和值取决于特定的外设连接建议、处理器性能提升建议以及相关接口或标准要求。
器件特定 SK 拉电阻值可用作起点,电路板设计人员可根据处理器和连接器件或特定电路板设计实现的建议选择适当的拉电阻值。
当布线连接到处理器焊盘且未被主动驱动时,建议使用并联拉电阻(拉电阻极性取决于客户用例)。上电期间,处理器 IO 缓冲器关闭,IO 处于高阻抗状态(实际上是一个会拾取噪声的天线)。如果没有任何端接,这些信号的阻抗非常高。这使得噪声很容易将能量耦合到这些浮动信号布线上,并产生可能超出我们建议工作条件的电势,从而在 IO 上产生电气过应力 (EOS)。处理器内部的 ESD 保护电路仅设计用于在将器件安装到 PCB 组件上之前防止对其进行处理。