当使用一个存储器 (DDR4) 器件（1 × 16 位）时，可考虑点对点拓扑。
点对点拓扑实现总结：
- 地址和控制信号的外部 VTT 端接是可选项（非必需）。
- 对于差分时钟 DDR0_CK0, DDR0_CK0_n，建议采用如下配置：使用交流差分端接 2 个 R 串联（值 = Zo - 单端阻抗），并在两个电阻中间连接一个滤波电容器 0.01μF（或存储器制造商推荐的值），同时连接到 DDR PHY 的 IO 电源 VDDS_DDR。
- VREFCA (VDDS_DDR/2) 是用于存储器 (DDR4) 器件的控制、命令和地址输入的基准电压。VREFCA 可以使用电阻分压器（连接到 VDDS_DDR 和 VSS 的 2 个电阻（建议电阻值为 1kΩ，1%））以及与两个电阻并联的滤波电容器（建议值为 0.1μF）从 VDDS_DDR 导出。VREFCA 引脚连接额外的去耦电容器（靠近存储器 (DDR4) 器件）。
或者，可以使用一个存储器 (DDR4) 器件的地址和控制信号上的 VTT 端接，以及用于生成 VTT 电源的灌电流或拉电流 DDR 端接稳压器。
使用两个存储器 (DDR4) 器件（2 × 8 位）时，建议采用飞越式拓扑。
飞越式拓扑实现总结：
- 建议为地址、控制和时钟信号使用外部端接 (VTT)。
- 建议使用灌电流或拉电流 DDR 端接稳压器生成 VTT 电源。
- 灌电流或拉电流 DDR 端接稳压器生成基准电压 VREFCA (VDDS_DDR/2)。
- 为基准电压添加去耦电容器。