TI-JESD204-IP

JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。

JESD204 快速设计 IP 免专利费，可与 TI 高速数据转换器配合使用。TI 将协助用户配置初始链路，该链路可定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。  在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。

JESD204 快速设计 IP 支持以下 FPGA 系列：

• Xilinx® Virtex™ UltraScale™ 和 UltraScale+™
• Xilinx Kintex™ UltraScale 和 UltraScale+
• Xilinx Zynq™ UltraScale+ 和 Zynq UltraScale+ (Auto)
• Xilinx Artix™ 7 和 Artix 7 (Auto)
• Xilinx Virtex 7
• Xilinx Kintex 7 和 Kintex 7 (Auto)
• Xilinx Zynq7000 和 Zynq7000 (Auto)

入门

要开始使用此 JESD204 快速设计 IP，请执行以下操作：

• 第 1 步：为您的系统选择一个 TI 高速数据转换器、JESD204 模式和 FPGA
• 第 2 步：申请 JESD204 快速设计 IP

• 与 JEDEC JESD204a/b/c 协议兼容
• 支持子类 1 确定性延迟和多器件同步
• 支持的通道速率
• 在 8b/10b 模式下高达 16.375Gbps
• 在 64b/66b 模式下高达 20Gbps
• 支持协议相关的所有错误检测和报告功能
• 集成的传输层可将通道数据转换为样本（HD 模式不支持该功能）
• 优化了 FPGA 中的逻辑和内存占用量，所释放的资源将可用于应用逻辑（并在可能的情况下获得尺寸更小和成本更低的 FPGA）
• 新颖的设计特性，包括在与线路速率异步的时钟速率下导出数据