ZHDU116G January 2018 – June 2024 CC1312PSIP , CC1312R , CC1352P , CC1352R , CC2642R , CC2642R-Q1 , CC2652P , CC2652PSIP , CC2652R , CC2652RB , CC2652RSIP , CC2662R-Q1
公共 TX FIFO 是一个 16 位宽、8 位置深的先入先出存储器缓冲区。CPU 通过写入 SSI 数据寄存器 SSI:DR(请参见方程式 8)数据写入 FIFO,数据存储在 FIFO 中,直到被传输逻辑读出。
当配置为主器件或从器件时,并行数据在串行转换之前写入 TX FIFO,并分别通过 SSIn_TX 引脚传输到连接的从器件或主器件。
在从器件模式下,每次主器件发起事务时,SSI 都会发送数据。如果 TX FIFO 为空且主器件发起事务,则从器件发送零。用户或软件负责根据需要在 FIFO 中提供有效数据。SSI 可以配置为当 FIFO 半满(< 4 个字)时生成中断,或者当 FIFO 未满时生成 µDMA 请求。