ZHDU116G January 2018 – June 2024 CC1312PSIP , CC1312R , CC1352P , CC1352R , CC2642R , CC2642R-Q1 , CC2652P , CC2652PSIP , CC2652R , CC2652RB , CC2652RSIP , CC2662R-Q1
CC13x2 和 CC26x2 器件提供了一个连接到 DMA 控制器的接口。图 20-16 显示了 DMA 和 UART 之间的接口。该接口包含四个作为输出的 DMA 请求(RX 单次、RX 突发、TX 单次和 TX 突发)。DMA 接口还有两个作为输入的 DMA 请求清除信号(用于清除 TX 和 RX DMA 请求)。每个 DMA 请求信号保持有效状态,直到相关的 DMA 清除信号置为有效。在 DMA 清除信号置为无效后,如果条件设置正确,请求信号可以再次变为有效。DMA 清除信号必须连接到来自 DMA 模块的 DMA 有效信号。当 DMA 被授予访问权限并处于活动状态时,该信号被置为有效。当 DMA 传输完成时,DMA 有效信号被置为无效。将来自 DMA 的 DMA 有效信号连接到 UART 模块的 DMA 请求清除输入,可确保在 DMA 处于活动状态时,UART 模块不会生成任何请求。
突发传输和单次传输请求信号并不互斥,两者可以同时被置为有效。例如,当接收 FIFO 中的数据多于水线位时,突发传输请求和单次传输请求都会被置为有效。
UART 模块不能单独屏蔽单次和突发请求,如果启用了相应的 DMA(RX 或 TX),这两个请求都会被发送到 DMA。DMA 配置选择单次或突发请求作为触发器。如果 UART 被禁用,或者 DMA 控制寄存器 (UART:DMACTL) 中的相关 DMA 使能位(TXDMAE 或 RXDMAE)被清除,则所有请求信号都将被置为无效。
图 22-3 µDMA 示例