ZHDU116G January 2018 – June 2024 CC1312PSIP , CC1312R , CC1352P , CC1352R , CC2642R , CC2642R-Q1 , CC2652P , CC2652PSIP , CC2652R , CC2652RB , CC2652RSIP , CC2662R-Q1
SSI 包含一个可编程位速率时钟分频器和预分频器来生成串行输出时钟。支持的比特率可达 2MHz 及以上,最大比特率由外设器件决定。
串行位速率是通过对输入时钟 (SysClk) 分频得到的。首先,时钟被一个范围为 2 到 254 的偶数预分频值 CPSDVSR 分频,该值在 SSI 时钟预分频寄存器 (SSI:CPSR) 中编程(请参阅GUID-20220214-SS0T-5ZV6-JB5D-KVHBZPDK2K9S.html)。然后,时钟再被一个 1 到 256 之间的值分频,该值为 1 + SCR,其中 SCR 是 SSI 控制 0 寄存器 (SSI:CR0) 中编程的值(请参阅节 23.7.1)。
方程式 8 定义了输出时钟 SSIn_CLK 的频率。
对于从模式,内核时钟 (PERDMACLK) 必须至少比 SSIn_CLK 快 12 倍。
对于主模式,内核时钟 (PERDMACLK) 必须至少比 SSIn_CLK 快 2 倍。