ZHCAD70C June   2021  – September 2023 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 引言
    1. 1.1 AM64x 处理器系列
    2. 1.2 AM243x 处理器系列
  5. 2 相关配套资料
    1. 2.1 硬件设计指南
  6. 3 处理器选择
    1. 3.1 数据表
    2. 3.2 外设实例命名约定
    3. 3.3 处理器订购和质量
  7. 4 功率结构
    1. 4.1 生成电源轨
      1. 4.1.1 PMIC（电源管理 IC）
        1. 4.1.1.1 其他参考
      2. 4.1.2 分立式电源
        1. 4.1.2.1 直流/直流转换器
        2. 4.1.2.2 LDO
    2. 4.2 电源
      1. 4.2.1 负载开关
      2. 4.2.2 电子保险丝
  8. 5 一般建议
    1. 5.1 处理器性能评估模块 (EVM)
    2. 5.2 EVM 与数据表
      1. 5.2.1 元件选型注意事项
        1. 5.2.1.1 串联电阻
        2. 5.2.1.2 并联端接
        3. 5.2.1.3 外部 ESD 保护
      2. 5.2.2 其他信息
    3. 5.3 开始设计前
      1. 5.3.1  文档
      2. 5.3.2  处理器引脚排列验证
      3. 5.3.3  IOSET
      4. 5.3.4  PADCONFIG 寄存器注意事项
      5. 5.3.5  针对失效防护运行的信号隔离
      6. 5.3.6  以 EVM 或 SK 为基准
      7. 5.3.7  电路板设计 - 层优化
      8. 5.3.8  端接未使用的处理器引脚
      9. 5.3.9  外设实例的命名
      10. 5.3.10 高速接口设计指南
      11. 5.3.11 电压和热管理器 (VTM) 模块
      12. 5.3.12 允许的 GPIO 拉电流或灌电流
      13. 5.3.13 电容器到 LVCMOS 类型 IO（输入或输出）的连接
      14. 5.3.14 与处理器相关的疑问和说明
  9. 6 特定于处理器的建议
    1. 6.1 通用（处理器启动）连接
      1. 6.1.1 电源
        1. 6.1.1.1 内核和外设的电源
          1. 6.1.1.1.1 电源斜升（压摆率）要求和动态电压调节
        2. 6.1.1.2 IO 组的电源
        3. 6.1.1.3 VPP 电源（电子保险丝 ROM 编程）
        4. 6.1.1.4 其他信息
      2. 6.1.2 电源轨的电容器
        1. 6.1.2.1 其他信息
      3. 6.1.3 处理器时钟
        1. 6.1.3.1 时钟输入
          1. 6.1.3.1.1 高频振荡器 (MCU_OSC0_XI/MCU_OSC0_XO)
          2. 6.1.3.1.2 主域的外部时钟输入 (EXT_REFCLK1)
          3. 6.1.3.1.3 其他信息
        2. 6.1.3.2 时钟输出
      4. 6.1.4 处理器复位
        1. 6.1.4.1 复位输入
        2. 6.1.4.2 复位状态输出
        3. 6.1.4.3 其他信息
      5. 6.1.5 引导模式的配置（针对处理器）
        1. 6.1.5.1 处理器引导模式输入隔离缓冲器用例和优化
        2. 6.1.5.2 引导模式选择
          1. 6.1.5.2.1 USB 引导模式注意事项
        3. 6.1.5.3 其他信息
    2. 6.2 使用 JTAG 和 EMU 进行电路板调试
      1. 6.2.1 其他信息
  10. 7 处理器外设
    1. 7.1 IO 组的电源连接
    2. 7.2 存储器接口（DDR4、LPDDR4、MMCSD (eMMC/SD/SDIO)、OSPI/QSPI 和 GPMC）
      1. 7.2.1 DDR 子系统 (DDRSS)
        1. 7.2.1.1 双倍数据速率 4 (DDR4)
          1. 7.2.1.1.1 接口配置
          2. 7.2.1.1.2 布线拓扑和端接
          3. 7.2.1.1.3 用于控制和校准的电阻
          4. 7.2.1.1.4 电源轨的电容器
          5. 7.2.1.1.5 数据位或字节交换
        2. 7.2.1.2 低功耗双倍数据速率 4 (LPDDR4)
          1. 7.2.1.2.1 接口配置
          2. 7.2.1.2.2 布线拓扑和端接
          3. 7.2.1.2.3 用于控制和校准的电阻
          4. 7.2.1.2.4 电源轨的电容器
          5. 7.2.1.2.5 数据位或字节交换
      2. 7.2.2 多媒体卡/安全数字 (MMCSD)
        1. 7.2.2.1 MMC0 - eMMC（嵌入式多媒体卡）接口
          1. 7.2.2.1.1 使用 MMC0
            1. 7.2.2.1.1.1 IO 电源
            2. 7.2.2.1.1.2 eMMC 复位
            3. 7.2.2.1.1.3 信号端接
            4. 7.2.2.1.1.4 电源轨的电容器
          2. 7.2.2.1.2 不使用 MMC0
          3. 7.2.2.1.3 其他信息
        2. 7.2.2.2 MMC1 – 安全数字 (SD) 卡接口
          1. 7.2.2.2.1 IO 电源
          2. 7.2.2.2.2 SD 卡复位和启动
          3. 7.2.2.2.3 信号端接
          4. 7.2.2.2.4 ESD 保护
          5. 7.2.2.2.5 电源轨的电容器
        3. 7.2.2.3 其他信息
      3. 7.2.3 八路串行外设接口 (OSPI) 或四路串行外设接口 (QSPI)
        1. 7.2.3.1 IO 电源
        2. 7.2.3.2 OSPI/QSPI 复位
        3. 7.2.3.3 信号端接
        4. 7.2.3.4 环回时钟
        5. 7.2.3.5 连接多个器件的接口
        6. 7.2.3.6 电源轨的电容器
      4. 7.2.4 通用存储器控制器 (GPMC)
        1. 7.2.4.1 IO 电源
        2. 7.2.4.2 GPMC 接口
        3. 7.2.4.3 存储器复位
        4. 7.2.4.4 信号端接
        5. 7.2.4.5 电源轨的电容器
    3. 7.3 外部通信接口（以太网（CPSW3G 和 PRU_ICSSG）、USB2.0、USB3.0 (SERDES)、PCIe (SERDES)、UART 和 CAN）
      1. 7.3.1 以太网接口（CPSW3G 和 PRU_ICSSG）
        1. 7.3.1.1  IO 电源
        2. 7.3.1.2  媒体独立接口（MAC 侧）
          1. 7.3.1.2.1 通用平台 3 端口千兆位以太网交换机 (CPSW3G)
          2. 7.3.1.2.2 可编程实时单元和工业通信子系统 - 千兆位 (PRU_ICSSG)
          3. 7.3.1.2.3 其他信息
        3. 7.3.1.3  SysConfig-PinMux 工具的使用
        4. 7.3.1.4  EPHY 复位
        5. 7.3.1.5  以太网 PHY 引脚配置 (strap)
        6. 7.3.1.6  以太网 PHY（和 MAC）运行和媒体独立接口 (MII) 时钟
          1. 7.3.1.6.1 晶体
          2. 7.3.1.6.2 振荡器
          3. 7.3.1.6.3 处理器时钟输出 (CLKOUT0)
        7. 7.3.1.7  MAC（数据、控制和时钟）接口信号端接
        8. 7.3.1.8  MAC（介质访问控制器）到 MAC 接口
        9. 7.3.1.9  管理数据输入/输出 (MDIO) 接口
          1. 7.3.1.9.1 MDIO 接口模式
        10. 7.3.1.10 以太网介质相关接口 (MDI)，包括磁性元件
        11. 7.3.1.11 电源轨的电容器
      2. 7.3.2 通用串行总线 (USB2.0)
        1. 7.3.2.1 使用 USB
          1. 7.3.2.1.1 USB 主机接口
          2. 7.3.2.1.2 USB 器件接口
          3. 7.3.2.1.3 USB 双角色器件接口
          4. 7.3.2.1.4 USB Type-C
        2. 7.3.2.2 不使用 USB
        3. 7.3.2.3 其他信息
      3. 7.3.3 串行器/解串器 (SERDES)
        1. 7.3.3.1 使用 SERDES0
          1. 7.3.3.1.1 USB3SS0 - USB3.0 超高速接口配置
            1. 7.3.3.1.1.1 信号接口
              1. 7.3.3.1.1.1.1 USB3.0 超高速接口
                1. 7.3.3.1.1.1.1.1 USB3.0 超高速接口工作模式配置
            2. 7.3.3.1.1.2 未使用的 SERDES 时钟端接
            3. 7.3.3.1.1.3 其他信息
          2. 7.3.3.1.2 外设组件互连 Express (PCIe) 接口配置
            1. 7.3.3.1.2.1 PCIe 工作模式的时钟配置
            2. 7.3.3.1.2.2 信号接口端接
            3. 7.3.3.1.2.3 PCIe 时钟 (REFCLK) 源
            4. 7.3.3.1.2.4 硬件复位（基础复位）
            5. 7.3.3.1.2.5 PCIe 时钟请求 (PCIE0_CLKREQn) 信号
            6. 7.3.3.1.2.6 连接 PCIe 接口信号
        2. 7.3.3.2 不使用 SERDES0
      4. 7.3.4 通用异步收发器 (UART)
      5. 7.3.5 控制器局域网 (CAN)
    4. 7.4 板载同步通信接口（MCSPI 和 I2C）
      1. 7.4.1 多通道串行外设接口 (MCSPI)
      2. 7.4.2 内部集成电路 (I2C)
    5. 7.5 模数转换器 (ADC)
      1. 7.5.1 使用 ADC0
      2. 7.5.2 不使用 ADC0
    6. 7.6 GPIO 和硬件诊断
      1. 7.6.1 通用输入/输出 (GPIO)
        1. 7.6.1.1 端接和外部缓冲
        2. 7.6.1.2 GPIO 与 MMC 接口进行多路复用
        3. 7.6.1.3 其他信息
      2. 7.6.2 内部硬件诊断
        1. 7.6.2.1 使用处理器监测板载电源电压
          1. 7.6.2.1.1 电压监测引脚（使用时）
          2. 7.6.2.1.2 不使用电压监测引脚
        2. 7.6.2.2 内部温度监测
        3. 7.6.2.3 错误信号输出 (MCU_SAFETY_ERRORn) 的端接
        4. 7.6.2.4 高频振荡器 (MCU_OSC0) 时钟丢失检测
    7. 7.7 验证电路板级设计问题
      1. 7.7.1 使用 Pinmux 工具的处理器引脚配置
      2. 7.7.2 原理图配置
      3. 7.7.3 端接
      4. 7.7.4 外设（子系统）时钟输出
      5. 7.7.5 一般调试
        1. 7.7.5.1 电路板启动、测试或调试的时钟输出
        2. 7.7.5.2 其他信息
  11. 8 布局注释（将添加到原理图中）
  12. 9 电路板设计仿真
  13. 10其他参考内容
  14. 11总结
  15. 12参考文献
    1. 12.1 AM64x
    2. 12.2 AM243x
    3. 12.3 需要
  16.   A 术语
  17.   修订历史记录
7.3.1.6.3 处理器时钟输出 (CLKOUT0)

为以太网 PHY 提供时钟的另一种方法是使用处理器时钟输出 (CLKOUT0)。时钟输出在内部进行缓冲，适用于点对点时钟拓扑。建议为时钟源串联一个电阻。

RGMII EPHY 需要一个与任何其他信号不同步的 25MHz 时钟输入。因此，该信号不会有任何时序要求，但需要确保 EPHY 不在其时钟输入端接收任何非单调转换。

RMII EPHY 时钟选项随控制器（主器件）和器件（从器件）配置的不同而变化。

配置为控制器时，大多数 RMII EPHY 需要一个与任何其他信号不同步的 25MHz 输入时钟，25MHz 时钟信号不会有任何时序要求，但务必要确保 EPHY 在其时钟输入端不接收任何非单调转换。

RMII EPHY 为 MAC 提供 50MHz 时钟。在此用例中，相对于 EPHY，50MHz 数据传输时钟会延迟传递至 MAC。这将转换时钟数据时序关系，从而可能减小时序裕量。如果此延迟过大，这对某些设计来说可能会有问题。

配置为器件时，MAC 和 EPHY 使用一个与发送和接收数据同步的 50MHz 时钟。50MHz 时钟在 RMII 规范中定义为供 MAC 和 EPHY 使用的通用数据传输时钟信号，这种情况下，转换预计会同时到达 MAC 和 EPHY 器件引脚。这样可以为发送和接收数据传输提供更好的时序裕量。同样，需要确保 MAC 和 EPHY 不会在其时钟输入端接收任何非单调转换。为了确保不会发生这种情况，强烈建议通过双输出相位对齐缓冲器来路由该时钟信号。建议使用与 ½ 数据信号长度等长的信号布线来连接时钟缓冲器输出，其中一个时钟输出连接到 MAC，另一个连接到 EPHY。

对于 RMII 接口，建议的配置是器件特定 TRM 中所述的 RMII 接口典型应用（外部时钟源）。如果使用器件特定 TRM 中所述的 RMII 接口典型应用（内部时钟源）配置，则必须在系统级别验证性能。建议提供用于初始性能测试和比较的外部时钟。已在处理器和 EPHY 上使用 25MHz 时钟验证了以太网性能 (RGMII)。

可以使用 CLKOUT0 信号功能为 EPHY 提供 25MHz 或 50MHz 时钟。然而，这需要软件配置时钟输出。如果电路板设计需要支持以太网引导，则无法使用此配置。只要更改配置，该时钟就可能出现故障。

电路板设计人员需要确保 EPHY 在相应时钟有效后保持在复位状态，持续指定的最短复位保持时间。

TI 不定义处理器时钟输出的性能，因为时钟性能受每种系统实施方案所特有的许多变量的影响。电路板设计人员必须使用实际 PCB 延迟、最小/最大输出延迟特性和每个器件的最小设置/保持要求来验证所有外设的时序，以确认是否有足够的时序裕量。