ZHCSJ15C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 时序图
    12. 5.12 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
      2. 6.3.2 ADC 内核
        1. 6.3.2.1 ADC 工作原理
        2. 6.3.2.2 ADC 内核校准
        3. 6.3.2.3 ADC 超范围检测
        4. 6.3.2.4 误码率 (CER)
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.4.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.4.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.4.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.4.3.2 自动 SYSREF 校准
      5. 6.3.5 数字下变频器（仅限双通道模式）
        1. 6.3.5.1 数控振荡器和复频混频器
          1. 6.3.5.1.1 NCO 快速跳频 (FFH)
          2. 6.3.5.1.2 NCO 选择
          3. 6.3.5.1.3 基本 NCO 频率设置模式
          4. 6.3.5.1.4 合理 NCO 频率设置模式
          5. 6.3.5.1.5 NCO 相位偏移设置
          6. 6.3.5.1.6 NCO 相位同步
        2. 6.3.5.2 抽取滤波器
        3. 6.3.5.3 输出数据格式
        4. 6.3.5.4 抽取设置
          1. 6.3.5.4.1 抽取因子
          2. 6.3.5.4.2 DDC 增益提升
      6. 6.3.6 JESD204B 接口
        1. 6.3.6.1 传输层
        2. 6.3.6.2 扰频器
        3. 6.3.6.3 链路层
          1. 6.3.6.3.1 代码组同步 (CGS)
          2. 6.3.6.3.2 初始通道对齐序列 (ILAS)
          3. 6.3.6.3.3 8b、10b 编码
          4. 6.3.6.3.4 帧和多帧监控
        4. 6.3.6.4 物理层
          1. 6.3.6.4.1 串行器/解串器预加重功能
        5. 6.3.6.5 JESD204B 启用
        6. 6.3.6.6 多器件同步和确定性延迟
        7. 6.3.6.7 在子类 0 系统中运行
      7. 6.3.7 报警监控
        1. 6.3.7.1 NCO 翻转检测
        2. 6.3.7.2 时钟翻转检测
      8. 6.3.8 温度监测二极管
      9. 6.3.9 模拟基准电压
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 JESD204B 模式
        1. 6.4.3.1 JESD204B 输出数据格式
        2. 6.4.3.2 双 DDC 和冗余数据模式
      4. 6.4.4 断电模式
      5. 6.4.5 测试模式
        1. 6.4.5.1 串行器测试模式详细信息
        2. 6.4.5.2 PRBS 测试模式
        3. 6.4.5.3 斜坡测试模式
        4. 6.4.5.4 近程和远程传输测试模式
          1. 6.4.5.4.1 近程传输测试模式
          2. 6.4.5.4.2 远程传输测试模式
        5. 6.4.5.5 D21.5 测试模式
        6. 6.4.5.6 K28.5 测试模式
        7. 6.4.5.7 重复 ILA 测试模式
        8. 6.4.5.8 修改的 RPAT 测试模式
      6. 6.4.6 校准模式和修整
        1. 6.4.6.1 前台校准模式
        2. 6.4.6.2 后台校准模式
        3. 6.4.6.3 低功耗后台校准 (LPBG) 模式
      7. 6.4.7 偏移校准
      8. 6.4.8 修整
      9. 6.4.9 偏移滤波
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器说明
      2. 6.6.2 SYSREF 校准寄存器（0x2B0 至 0x2BF）
      3. 6.6.3 警报寄存器 (0x2C0至0x2C2)
  8. 7 应用信息免责声明
    1. 7.1 应用信息
      1. 7.1.1 模拟输入
      2. 7.1.2 模拟输入带宽
      3. 7.1.3 时钟
      4. 7.1.4 辐射环境建议
        1. 7.1.4.1 单粒子闩锁 (SEL)
        2. 7.1.4.2 单粒子功能中断 (SEFI)
        3. 7.1.4.3 单粒子翻转 (SEU)
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 射频输入信号路径
        2. 7.2.2.2 计算交流耦合电容的值
      3. 7.2.3 应用曲线
    3. 7.3 初始化设置
    4.     电源相关建议
      1. 7.4.1 电源时序
    5. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 第三方产品免责声明
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • NWE|196
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.6.2 SYSREF 校准寄存器（0x2B0 至 0x2BF）

表 6-138 SYSREF 校准寄存器
地址复位首字母缩写词寄存器名称章节
0x2B00x00SRC_ENSYSREF 校准使能寄存器节 6.6.2.1
0x2B10x05SRC_CFGSYSREF 校准配置寄存器节 6.6.2.2
0x2B2-0x2B4未定义SRC_STATUSSYSREF 校准状态节 6.6.2.3
0x2B5-0x2B70x00TADDEVCLK 孔径延迟调整寄存器节 6.6.2.4
0x2B80x00TAD_RAMPDEVCLK 时序调整斜坡控制寄存器节 6.6.2.5
0x2B9-0x2BF未定义RESERVEDRESERVED—

6.6.2.1 SYSREF 校准使能寄存器（地址 = 0x2B0）[复位 = 0x00]

图 6-110 SYSREF 校准使能寄存器 (SRC_EN)
76543210
RESERVEDSRC_EN
R/W-0000 000R/W-0
表 6-139 SRC_EN 字段说明
位字段类型复位说明
7-1RESERVEDR/W0000 000RESERVED
0SRC_ENR/W00：禁用 SYSREF 校准；使用 TAD 寄存器手动控制 TAD[16:0] 输出并调整 DEVCLK 延迟（默认值）
1：使能 SYSREF 校准；自动校准 DEVCLK 延迟；忽略 TAD 寄存器

SRC_EN 上的 0 到 1 转换将启动 SYSREF 校准序列。在设置 SRC_EN 之前对 SRC_CFG 进行编程。在设置 SRC_EN 之前，确保当前没有运行 ADC 校准。

6.6.2.2 SYSREF 校准配置寄存器（地址 = 0x2B1）[复位 = 0x05]

图 6-111 SYSREF 校准配置寄存器 (SRC_CFG)
76543210
RESERVEDSRC_AVGSRC_HDUR
R/W-0000R/W-01R/W-01
表 6-140 SRC_CFG 字段说明
位字段类型复位说明
7-4RESERVEDR/W0000 00RESERVED
3-2SRC_AVGR/W01指定用于 SYSREF 校准的均值计算量。较大的值会增加校准时间并减小校准值的变化。

0：4 样本均值计算
1：16 样本均值计算
2：64 样本均值计算
3：256 样本均值计算
1-0SRC_HDURR/W01指定用于 SYSREF 校准的每个高速累积的持续时间。如果 SYSREF 周期超过支持的值，校准将失败。较大的值会增加校准时间并支持更长的 SYSREF 周期。对于给定的 SYSREF 周期，较大的值也会减少校准值的变化。

0：每次累积 4 个周期，最大 SYSREF 周期为 85 DEVCLK 周期
1：每次累积 16 个周期，最大 SYSREF 周期为 1100 DEVCLK 周期
2：每次累积 64 个周期，最大 SYSREF 周期为 5200 DEVCLK 周期
3：每次累积 256 个周期，最大 SYSREF 周期为 21580 个 DEVCLK 周期

SYSREF 校准的最大持续时间由以下公式限制：
TSYSREFCAL（以 DEVCLK 周期计）= 256 × 19 × 4(SRC_AVG + SRC_HDUR + 2)

6.6.2.3 SYSREF 校准状态寄存器（地址 = 0x2B2 至 0x2B4）[复位 = 未定义]

图 6-112 SYSREF 校准状态寄存器 (SRC_STATUS)
2322212019181716
RESERVEDSRC_DONESRC_TAD[16]
RRR
15141312111098
SRC_TAD[15:8]
R
76543210
SRC_TAD[7:0]
R
表 6-141 SRC_STATUS 字段说明
位字段类型复位说明
23-18RESERVEDR未定义RESERVED
17SRC_DONER未定义当 SRC_EN = 1 并且 SYSREF 校准完成时，该位返回 1。
16-0SRC_TADR未定义该字段返回由 SYSREF 校准计算的 TAD[16:0] 的值。此字段仅在 SRC_DONE = 1 时有效。

6.6.2.4 DEVCLK 孔径延迟调整寄存器（地址 = 0x2B5 至 0x2B7）[复位 = 0x000000]

图 6-113 DEVCLK 孔径延迟调整寄存器 (TAD)
2322212019181716
RESERVEDTAD_INV
R/W-0000 000R/W-0
15141312111098
TAD_COARSE
R/W-0000 0000
76543210
TAD_FINE
R/W-0000 0000
表 6-142 TAD 字段说明
位字段类型复位说明
23-17RESERVEDR/W0000 000RESERVED
16TAD_INVR/W0通过将该位设置为 1 使 DEVCLK 反转。
15-8TAD_COARSER/W0000 0000当 SRC_EN = 0 时，该寄存器控制 DEVCLK 孔径延迟调整。当禁用 SYSREF 校准时，可使用该寄存器手动控制 DEVCLK 孔径延迟。如果正在运行 ADC 校准或 JESD204B，TI 建议逐渐增大或减小此值（一次 1 个代码）以避免时钟干扰。有关 TAD_COARSE 分辨率，请参阅节 5.10表。
7-0TAD_FINER/W0000 0000有关 TAD_FINE 分辨率，请参阅节 5.10表。

6.6.2.5 DEVCLK 时序调整斜坡控制寄存器（地址 = 0x2B8）[复位 = 0x00]

图 6-114 DEVCLK 时序调整斜坡控制寄存器 (TAD_RAMP)
76543210
RESERVEDTAD_RAMP_RATETAD_RAMP_EN
R/W-0000 00R/W-0R/W-0
表 6-143 TAD_RAMP 字段说明
位字段类型复位说明
7-2RESERVEDR/W0000 00RESERVED
1TAD_RAMP_RATER/W0指定在 TAD_RAMP_EN = 1 时写入 TAD[15:8] 寄存器时 TAD[15:8] 输出的斜坡速率。
0：每 256 个 DEVCLK 周期，TAD[15:8] 斜升或斜降一个代码。
1：每 256 个 DEVCLK 周期，TAD[15:8] 斜升或斜降 4 个代码。
0TAD_RAMP_ENR/W0TAD 斜坡使能。如果需要粗略 TAD 调整来斜升或斜降，而不是突然变化，请设置该位。
0：写入 TAD[15:8] 寄存器后，孔径延迟会在 1024 个 DEVCLK 周期内更新
1：写入 TAD[15:8] 寄存器后，孔径延迟会斜升或斜降，直到孔径延迟与 TAD[15:8] 寄存器匹配