ZHCSJ15C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 时序图
    12. 5.12 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
      2. 6.3.2 ADC 内核
        1. 6.3.2.1 ADC 工作原理
        2. 6.3.2.2 ADC 内核校准
        3. 6.3.2.3 ADC 超范围检测
        4. 6.3.2.4 误码率 (CER)
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.4.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.4.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.4.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.4.3.2 自动 SYSREF 校准
      5. 6.3.5 数字下变频器（仅限双通道模式）
        1. 6.3.5.1 数控振荡器和复频混频器
          1. 6.3.5.1.1 NCO 快速跳频 (FFH)
          2. 6.3.5.1.2 NCO 选择
          3. 6.3.5.1.3 基本 NCO 频率设置模式
          4. 6.3.5.1.4 合理 NCO 频率设置模式
          5. 6.3.5.1.5 NCO 相位偏移设置
          6. 6.3.5.1.6 NCO 相位同步
        2. 6.3.5.2 抽取滤波器
        3. 6.3.5.3 输出数据格式
        4. 6.3.5.4 抽取设置
          1. 6.3.5.4.1 抽取因子
          2. 6.3.5.4.2 DDC 增益提升
      6. 6.3.6 JESD204B 接口
        1. 6.3.6.1 传输层
        2. 6.3.6.2 扰频器
        3. 6.3.6.3 链路层
          1. 6.3.6.3.1 代码组同步 (CGS)
          2. 6.3.6.3.2 初始通道对齐序列 (ILAS)
          3. 6.3.6.3.3 8b、10b 编码
          4. 6.3.6.3.4 帧和多帧监控
        4. 6.3.6.4 物理层
          1. 6.3.6.4.1 串行器/解串器预加重功能
        5. 6.3.6.5 JESD204B 启用
        6. 6.3.6.6 多器件同步和确定性延迟
        7. 6.3.6.7 在子类 0 系统中运行
      7. 6.3.7 报警监控
        1. 6.3.7.1 NCO 翻转检测
        2. 6.3.7.2 时钟翻转检测
      8. 6.3.8 温度监测二极管
      9. 6.3.9 模拟基准电压
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 JESD204B 模式
        1. 6.4.3.1 JESD204B 输出数据格式
        2. 6.4.3.2 双 DDC 和冗余数据模式
      4. 6.4.4 断电模式
      5. 6.4.5 测试模式
        1. 6.4.5.1 串行器测试模式详细信息
        2. 6.4.5.2 PRBS 测试模式
        3. 6.4.5.3 斜坡测试模式
        4. 6.4.5.4 近程和远程传输测试模式
          1. 6.4.5.4.1 近程传输测试模式
          2. 6.4.5.4.2 远程传输测试模式
        5. 6.4.5.5 D21.5 测试模式
        6. 6.4.5.6 K28.5 测试模式
        7. 6.4.5.7 重复 ILA 测试模式
        8. 6.4.5.8 修改的 RPAT 测试模式
      6. 6.4.6 校准模式和修整
        1. 6.4.6.1 前台校准模式
        2. 6.4.6.2 后台校准模式
        3. 6.4.6.3 低功耗后台校准 (LPBG) 模式
      7. 6.4.7 偏移校准
      8. 6.4.8 修整
      9. 6.4.9 偏移滤波
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器说明
      2. 6.6.2 SYSREF 校准寄存器（0x2B0 至 0x2BF）
      3. 6.6.3 警报寄存器 (0x2C0至0x2C2)
  8. 7 应用信息免责声明
    1. 7.1 应用信息
      1. 7.1.1 模拟输入
      2. 7.1.2 模拟输入带宽
      3. 7.1.3 时钟
      4. 7.1.4 辐射环境建议
        1. 7.1.4.1 单粒子闩锁 (SEL)
        2. 7.1.4.2 单粒子功能中断 (SEFI)
        3. 7.1.4.3 单粒子翻转 (SEU)
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 射频输入信号路径
        2. 7.2.2.2 计算交流耦合电容的值
      3. 7.2.3 应用曲线
    3. 7.3 初始化设置
    4.     电源相关建议
      1. 7.4.1 电源时序
    5. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 第三方产品免责声明
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • NWE|196
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.9 时序要求

子组(1)最小值标称值最大值单位
器件（采样）时钟（CLK+、CLK-）
fCLK输入时钟频率（CLK+、CLK-），单通道和双通道模式(2)最大输入时钟频率[4、5、6]3200MHz
最小输入时钟频率800MHz
SYSREF（SYSREF+、SYSREF–）
tCLK输入时钟周期（CLK+、CLK-），单通道和双通道模式(2)最大输入时钟频率[4、5、6]312.5ps
最小输入时钟频率1250ps
tINV(SYSREF)由 SYSREF_POS 状态寄存器测量的 CLK± 周期的无效 SYSREF 采集区域的持续时间，表示建立或保持时间违例(3)48ps
tINV(TEMP)无效 SYSREF 采集区域在温度范围内的漂移，正数表示向 SYSREF_POS 寄存器的 MSB 移位0ps/°C
tINV(VA11)VA11 电源电压上的无效 SYSREF 采集区域漂移，正数表示向 SYSREF_POS 寄存器的 MSB 移位0.36ps/mV
tSTEP(SP)SYSREF_POS LSB 的延迟SYSREF_ZOOM = 077ps
SYSREF_ZOOM = 124
t(PH_SYS)SYSREF± 上升沿事件后的最小 SYSREF± 置位持续时间4ns
t(PL_SYS)SYSREF± 下降沿事件后的最小 SYSREF± 置为无效持续时间4ns
JESD204B 同步时序（SYNCSE 或 TMSTP±）
tH( SYNCSE)从多帧边界（SYSREF 上升沿采集为高电平）到 JESD204B SYNC 信号（如果 SYNC_SEL = 0，则为 SYNCSE，或如果 SYNC_SEL = 1 则为 TMSTP±）置为无效的最短保持时间，用于 NCO 同步 (NCO_SYNC_ILA = 1)JMODE = 0、2、4、6、10、13 或 1521tCLK 周期数
JMODE = 1、3、5、7、9、11、14 或 1617
JMODE = 12、17 或 189
tSU( SYNCSE)从 JESD204B SYNC 信号（如果 SYNC_SEL = 0，则为 SYNCSE，或如果 SYNC_SEL = 1 则为 TMSTP±）置为无效到多帧边界（SYSREF 上升沿采集为高电平）的最短建立时间，用于 NCO 同步 (NCO_SYNC_ILA = 1)JMODE = 0、2、4、6、10、13 或 15-2tCLK 周期数
JMODE = 1、3、5、7、9、11、14 或 162
JMODE = 12、17 或 1810
t( SYNCSE)触发链路重新同步的 SYNCSE 最短置为有效时间4帧
串行编程接口（SCLK、SDI、SCS）
fCLK(SCLK)串行时钟频率[4、5、6]0.015.625MHz
t(PH)串行时钟高电平值脉冲持续时间[4、5、6]32ns
t(PL)串行时钟低电平值脉冲持续时间[4、5、6]32ns
tSU( SCS)SCS 至 SCLK 上升沿的建立时间[4、5、6]25ns
tH( SCS)SCLK 上升沿至 SCS 的保持时间[4、5、6]3ns
tSU(SDI)SDI 至 SCLK 上升沿的建立时间[4、5、6]25ns
tH(SDI)SCLK 上升沿至 SDI 的保持时间[4、5、6]3ns
(1) 有关子组定义，请参阅表 5-1。
(2) 除非在功能上根据编程的 JMODE 限制在 表 6-18中的一个较小的范围内。
(3) 使用 SYSREF_POS 为 SYSREF 采集选择理想的 SYSREF_SEL 值，更多有关 SYSREF 窗口的信息，请参阅 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）部分。由 tINV(SYSREF) 指定的无效区域，表示由 SYSREF_SEL 测量的 CLK± 周期 (tCLK) 的一部分，该部分可能导致建立和保持时间违例。验证 SYSREF± 和 CLK± 在系统工作条件下与在标称条件（用于查找更优 SYSREF_SEL）下的计时偏斜不会导致在 SYSREF_POS 中选定的 SYSREF_SEL 位置发生无效区域。否则，可能需要依赖温度的 SYSREF_SEL 选择来跟踪 CLK± 和 SYSREF± 之间的偏斜。