ZHCSJ15C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 时序图
    12. 5.12 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
      2. 6.3.2 ADC 内核
        1. 6.3.2.1 ADC 工作原理
        2. 6.3.2.2 ADC 内核校准
        3. 6.3.2.3 ADC 超范围检测
        4. 6.3.2.4 误码率 (CER)
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.4.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.4.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.4.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.4.3.2 自动 SYSREF 校准
      5. 6.3.5 数字下变频器（仅限双通道模式）
        1. 6.3.5.1 数控振荡器和复频混频器
          1. 6.3.5.1.1 NCO 快速跳频 (FFH)
          2. 6.3.5.1.2 NCO 选择
          3. 6.3.5.1.3 基本 NCO 频率设置模式
          4. 6.3.5.1.4 合理 NCO 频率设置模式
          5. 6.3.5.1.5 NCO 相位偏移设置
          6. 6.3.5.1.6 NCO 相位同步
        2. 6.3.5.2 抽取滤波器
        3. 6.3.5.3 输出数据格式
        4. 6.3.5.4 抽取设置
          1. 6.3.5.4.1 抽取因子
          2. 6.3.5.4.2 DDC 增益提升
      6. 6.3.6 JESD204B 接口
        1. 6.3.6.1 传输层
        2. 6.3.6.2 扰频器
        3. 6.3.6.3 链路层
          1. 6.3.6.3.1 代码组同步 (CGS)
          2. 6.3.6.3.2 初始通道对齐序列 (ILAS)
          3. 6.3.6.3.3 8b、10b 编码
          4. 6.3.6.3.4 帧和多帧监控
        4. 6.3.6.4 物理层
          1. 6.3.6.4.1 串行器/解串器预加重功能
        5. 6.3.6.5 JESD204B 启用
        6. 6.3.6.6 多器件同步和确定性延迟
        7. 6.3.6.7 在子类 0 系统中运行
      7. 6.3.7 报警监控
        1. 6.3.7.1 NCO 翻转检测
        2. 6.3.7.2 时钟翻转检测
      8. 6.3.8 温度监测二极管
      9. 6.3.9 模拟基准电压
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 JESD204B 模式
        1. 6.4.3.1 JESD204B 输出数据格式
        2. 6.4.3.2 双 DDC 和冗余数据模式
      4. 6.4.4 断电模式
      5. 6.4.5 测试模式
        1. 6.4.5.1 串行器测试模式详细信息
        2. 6.4.5.2 PRBS 测试模式
        3. 6.4.5.3 斜坡测试模式
        4. 6.4.5.4 近程和远程传输测试模式
          1. 6.4.5.4.1 近程传输测试模式
          2. 6.4.5.4.2 远程传输测试模式
        5. 6.4.5.5 D21.5 测试模式
        6. 6.4.5.6 K28.5 测试模式
        7. 6.4.5.7 重复 ILA 测试模式
        8. 6.4.5.8 修改的 RPAT 测试模式
      6. 6.4.6 校准模式和修整
        1. 6.4.6.1 前台校准模式
        2. 6.4.6.2 后台校准模式
        3. 6.4.6.3 低功耗后台校准 (LPBG) 模式
      7. 6.4.7 偏移校准
      8. 6.4.8 修整
      9. 6.4.9 偏移滤波
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器说明
      2. 6.6.2 SYSREF 校准寄存器（0x2B0 至 0x2BF）
      3. 6.6.3 警报寄存器 (0x2C0至0x2C2)
  8. 7 应用信息免责声明
    1. 7.1 应用信息
      1. 7.1.1 模拟输入
      2. 7.1.2 模拟输入带宽
      3. 7.1.3 时钟
      4. 7.1.4 辐射环境建议
        1. 7.1.4.1 单粒子闩锁 (SEL)
        2. 7.1.4.2 单粒子功能中断 (SEFI)
        3. 7.1.4.3 单粒子翻转 (SEU)
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 射频输入信号路径
        2. 7.2.2.2 计算交流耦合电容的值
      3. 7.2.3 应用曲线
    3. 7.3 初始化设置
    4.     电源相关建议
      1. 7.4.1 电源时序
    5. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 第三方产品免责声明
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • NWE|196
散热焊盘机械数据 (封装 | 引脚)
订购信息
6.3.4.3.2 自动 SYSREF 校准

ADC12DJ3200QML-SP 具有自动 SYSREF 校准功能，可更好地满足与千兆采样数据转换器的 SYSREF 采集相关的通常具有挑战性的建立时间和保持时间要求。自动 SYSREF 校准使用 t AD 调整特性来移动器件时钟，以最大限度地增加 SYSREF 建立时间和保持时间，或根据 SYSREF 上升沿对齐采样实例。

在开始自动 SYSREF 校准之前，ADC12DJ3200QML-SP 必须应用适当的器件时钟并对其进行编程以确保正常运行。当准备好启动自动 SYSREF 校准时，必须施加连续的 SYSREF 信号。使用自动 SYSREF 校准时，SYSREF 必须是连续（周期性）信号。使用 SRC_CFG 寄存器配置自动 SYSREF 校准后，通过在 SYSREF 校准使能寄存器中将 SRC_EN 设置为高电平来开始校准过程。将 SRC_EN 设置为高电平后，ADC12DJ3200QML-SP 会搜索最优的 tAD 调整设置，直到器件时钟下降沿在内部与 SYSREF 上升沿对齐。可以监控 SYSREF 校准状态寄存器中的 TAD_DONE，以确保 SYSREF 校准已完成。通过将器件时钟下降沿与 SYSREF 上升沿对齐，自动 SYSREF 校准可最大限度地增加相对于器件时钟的内部 SYSREF 建立时间和保持时间，并根据 SYSREF 上升沿设置采样瞬间。自动 SYSREF 校准完成后，可以执行启动过程的其余部分以完成系统启动。

对于多器件同步，必须在所有器件上匹配 SYSREF 上升沿时序，因此必须匹配从通用 SYSREF 源到每个 ADC12DJ3200QML-SP 的布线长度。每个器件上 SYSREF 上升沿之间的任何偏差都会导致器件之间的采样实例产生额外误差，但从系统启动到每个器件启动之间仍然必须实现可重复的确定性延迟。只要在 JESD2048 接收器中选择适当的弹性缓冲器释放点，无需其他设计要求即可实现多器件同步。

图 6-4 展示了 SYSREF 校准过程的时序图。优化的建立时间和保持时间分别显示为 tSU(OPT) 和 tH(OPT)。器件时钟和 SYSREF 在此图中称为内部 时钟，因为在器件内部是与内部信号的相位对齐，而不是与器件时钟或 SYSREF 的外部（施加的）相位对齐。

ADC12DJ3200QML-SP SYSREF 校准时序图图 6-4 SYSREF 校准时序图

完成后，可以从 SYSREF 校准状态寄存器中的 SRC_TAD 读取通过自动 SYSREF 校准确定的 tAD 调整设置。校准后，系统继续使用校准后的 tAD 调整设置运行，直到系统断电。但是如果需要，用户可以禁用 SYSREF 校准并根据系统需求微调 tAD 调整设置。或者，可在每个系统的最优 tAD 调整设置的乘积测试（或定期重校准）时使用自动 SYSREF 校准。可在系统启动时将此值存储并写入 TAD 寄存器（TAD_INV、TAD_COARSE 和 TAD_FINE）。

当 ADC 校准正在运行时（前台或后台），请勿运行 SYSREF 校准。如果后台校准是所需的用例，请在使用 SYSREF 校准时禁用后台校准，然后在 TAD_DONE 变为高电平后重新启用后台校准。使用 SYSREF 校准时，时钟控制寄存器 0 中的 SYSREF_SEL 必须设置为 0。

SYSREF 校准使用非反相 (TAD_INV = 0) 和反相时钟极性 (TAD_INV = 1) 搜索 TAD_COARSE 延迟，以最大限度地降低所需的 TAD_COARSE 设置，从而最大限度地减小时钟路径上的损耗以减少孔径抖动 (tAJ)。