ZHCSIL6E June   2017  – March 2019 66AK2G12

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2修订历史记录
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagram
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1  DSS
      2. 4.3.2  DDR EMIF
      3. 4.3.3  GPMC
      4. 4.3.4  Timers
      5. 4.3.5  I2C
      6. 4.3.6  UART
      7. 4.3.7  SPI
      8. 4.3.8  QSPI
      9. 4.3.9  McASP
      10. 4.3.10 USB
      11. 4.3.11 PCIESS
      12. 4.3.12 DCAN
      13. 4.3.13 EMAC
      14. 4.3.14 MLB
      15. 4.3.15 McBSP
      16. 4.3.16 MMC/SD
      17. 4.3.17 GPIO
      18. 4.3.18 ePWM
      19. 4.3.19 PRU-ICSS
      20. 4.3.20 Emulation and Debug Subsystem
      21. 4.3.21 System and Miscellaneous
        1. 4.3.21.1 Boot Mode Configuration
        2. 4.3.21.2 Reset
        3. 4.3.21.3 Oscillator Reference Clocks and Clock Generator
        4. 4.3.21.4 Miscellaneous
        5. 4.3.21.5 Interrupt Controllers (INTC)
        6. 4.3.21.6 Power Supplies
    4. 4.4 Pin Multiplexing
    5. 4.5 Connections for Unused Pins
  5. 5Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
    3. 5.3 Power-On-Hour (POH) Limits
    4. 5.4 Recommended Operating Conditions
    5. 5.5 Operating Performance Points
    6. 5.6 Power Consumption Summary
    7. 5.7 Electrical Characteristics
      1. Table 5-2  DDR3L SSTL DC Electrical Characteristics
      2. Table 5-3  I2C OPEN DRAIN DC Electrical Characteristics
      3. Table 5-4  Oscillators DC Electrical Characteristics
      4. Table 5-5  LVDS Input Buffer DC Electrical Characteristics
      5. Table 5-6  LVDS Output Buffer DC Electrical Characteristics
      6. Table 5-7  MLB LVDS Buffers DC Electrical Characteristics
      7. Table 5-8  PORn DC Electrical Characteristics
      8. Table 5-9  1.8-Volt I/O LVCMOS DC Electrical Characteristics
      9. Table 5-10 3.3-Volt I/O LVCMOS DC Electrical Characteristics
      10. 5.7.1      USB0_PHY and USB1_PHY DC Electrical Characteristics
      11. 5.7.2      PCIe SERDES DC Electrical Characteristics
    8. 5.8 Thermal Resistance Characteristics for ABY Package
      1. Table 5-11 Thermal Resistance Characteristics for ABY Package
    9. 5.9 Timing and Switching Characteristics
      1. 5.9.1 Power Supply Sequencing
        1. 5.9.1.1 Power-Up Sequence
        2. 5.9.1.2 Power-Down Sequence
      2. 5.9.2 Reset Timing
        1. 5.9.2.1 Reset Electrical Data/Timing
      3. 5.9.3 Clock Specifications
        1. 5.9.3.1  Input Clocks / Oscillators
          1. 5.9.3.1.1 System Oscillator (SYSOSC) with External Crystal Circuit
          2. 5.9.3.1.2 System Oscillator (SYSOSC) with External LVCMOS Clock Source
          3. 5.9.3.1.3 System Oscillator (SYSOSC) Not Used
          4. 5.9.3.1.4 Optional LVDS Clock Inputs
        2. 5.9.3.2  Optional LVDS Clock Inputs Not Used
        3. 5.9.3.3  Optional Audio Oscillator (AUDOSC) with External Crystal Circuit
        4. 5.9.3.4  Optional Audio Oscillator (AUDOSC) with External LVCMOS Clock Source
        5. 5.9.3.5  Optional Audio Oscillator (AUDOSC) Not Used
        6. 5.9.3.6  Optional USB PHY Reference Clock
        7. 5.9.3.7  PCIe Reference Clock
        8. 5.9.3.8  Output Clocks
        9. 5.9.3.9  PLLs
          1. 5.9.3.9.1 DDR_PLL Settings
        10. 5.9.3.10 Recommended Clock and Control Signal Transition Behavior
      4. 5.9.4 Peripherals
        1. 5.9.4.1  DCAN
        2. 5.9.4.2  DSS
        3. 5.9.4.3  DDR EMIF
        4. 5.9.4.4  EMAC
          1. 5.9.4.4.1 EMAC MDIO Interface Timings
          2. 5.9.4.4.2 EMAC MII Timings
            1. Table 5-28 Timing Requirements for MII_RXCLK—MII Operation
            2. Table 5-29 Timing Requirements for MII_TXCLK—MII Operation
            3. Table 5-30 Timing Requirements for EMAC MII Receive 10 Mbps and 100 Mbps
            4. Table 5-31 Switching Characteristics Over Recommended Operating Conditions for EMAC MII Transmit 10 Mbps and 100 Mbps
          3. 5.9.4.4.3 EMAC RMII Timings
            1. Table 5-32 Timing Requirements for EMAC RMII_REFCLK—RMII Operation
            2. Table 5-33 Timing Requirements for EMAC RMII Receive
            3. Table 5-34 Switching Characteristics Over Recommended Operating Conditions for EMAC RMII_REFCLK —RMII Operation
            4. Table 5-35 Switching Characteristics Over Recommended Operating Conditions for EMAC RMII Transmit 10 Mbps and 100 Mbps
          4. 5.9.4.4.4 EMAC RGMII Timings
            1. Table 5-36 Timing Requirements for RGMII_RXC—RGMII Operation
            2. Table 5-37 Timing Requirements for EMAC RGMII Input Receive for 10 Mbps, 100 Mbps, and 1000 Mbps
            3. Table 5-38 Switching Characteristics Over Recommended Operating Conditions for Transmit - RGMII operation for 10 Mbps, 100 Mbps, and 1000 Mbps
            4. Table 5-39 Switching Characteristics Over Recommended Operating Conditions for EMAC RGMII Transmit - RGMII_TXD[3:0], and RGMII_TXCTL - RGMII Mode
            5. Table 5-40 Switching Characteristics Over Recommended Operating Conditions for EMAC RGMII Transmit - RGMII_TXD[3:0], and RGMII_TXCTL - RGMII ID Mode
        5. 5.9.4.5  GPMC
          1. 5.9.4.5.1 GPMC and NOR Flash—Synchronous Mode
            1. Table 5-41 GPMC and NOR Flash Timing Conditions—Synchronous Mode
            2. Table 5-42 GPMC and NOR Flash Timing Requirements—Synchronous Mode
            3. Table 5-43 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
          2. 5.9.4.5.2 GPMC and NOR Flash—Asynchronous Mode
            1. Table 5-44 GPMC and NOR Flash Internal Timing Parameters—Asynchronous Mode
            2. Table 5-45 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
            3. Table 5-46 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
        6. 5.9.4.6  I2C
          1. Table 5-47 Timing Requirements for I2C Input Timings
          2. Table 5-48 Switching Characteristics Over Recommended Operating Conditions for I2C Output Timings
        7. 5.9.4.7  McASP
          1. Table 5-49 Timing Requirements for McASP
        8. 5.9.4.8  McBSP
          1. Table 5-51 McBSP Timing Requirements
          2. Table 5-52 McBSP Switching Characteristics
          3. Table 5-53 McBSP Timing Requirements for FSR When GSYNC = 1
        9. 5.9.4.9  MLB
        10. 5.9.4.10 MMC/SD
          1. Table 5-60 MMC Timing Conditions
          2. Table 5-61 Timing Requirements for MMC0_CMD and MMC0_DATn
          3. Table 5-62 Timing Requirements for MMC1_CMD and MMC1_DATn when operating in SDR mode
          4. Table 5-63 Timing Requirements for MMC1_CMD and MMC1_DATn when operating in DDR mode
          5. Table 5-64 Switching Characteristics for MMCi_CLK
          6. Table 5-65 Switching Characteristics for MMC0_CMD and MMC0_DATn—HSPE=0
          7. Table 5-66 Switching Characteristics for MMC1_CMD and MMC1_DATn—HSPE=0 when operating in SDR mode
          8. Table 5-67 Switching Characteristics for MMC1_CMD and MMC1_DATn—HSPE=0 when operating in DDR mode
        11. 5.9.4.11 PCIESS
        12. 5.9.4.12 PRU-ICSS
          1. 5.9.4.12.1 Programmable Real-Time Unit (PRU-ICSS PRU)
            1. 5.9.4.12.1.1 PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
              1. Table 5-68 PRU-ICSS PRU Timing Requirements - Direct Input Mode
              2. Table 5-69 PRU-ICSS PRU Switching Requirements – Direct Output Mode
            2. 5.9.4.12.1.2 PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
              1. Table 5-70 PRU-ICSS PRU Timing Requirements – Parallel Capture Mode
            3. 5.9.4.12.1.3 PRU-ICSS PRU Shift Mode Electrical Data and Timing
              1. Table 5-71 PRU-ICSS PRU Timing Requirements – Shift In Mode
              2. Table 5-72 PRU-ICSS PRU Switching Requirements – Shift Out Mode
          2. 5.9.4.12.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
            1. 5.9.4.12.2.1 PRU-ICSS ECAT Electrical Data and Timing
              1. Table 5-73 PRU-ICSS ECAT Timing Requirements – Input Validated With SYNCx
              2. Table 5-74 PRU-ICSS ECAT Timing Requirements – LATCHx_IN
              3. Table 5-75 PRU-ICSS ECAT Switching Requirements – Digital IOs
          3. 5.9.4.12.3 PRU-ICSS MII_RT and Switch
            1. 5.9.4.12.3.1 PRU-ICSS MDIO Electrical Data and Timing
              1. Table 5-76 PRU-ICSS MDIO Timing Requirements – MDIO_DATA
              2. Table 5-77 PRU-ICSS MDIO Switching Characteristics – MDIO_CLK
              3. Table 5-78 PRU-ICSS MDIO Switching Characteristics – MDIO_DATA
            2. 5.9.4.12.3.2 PRU-ICSS MII_RT Electrical Data and Timing
              1. Table 5-79 PRU-ICSS MII_RT Timing Requirements – MII_RXCLK
              2. Table 5-80 PRU-ICSS MII_RT Timing Requirements – MII_TXCLK
              3. Table 5-81 PRU-ICSS MII_RT Timing Requirements – MII_RXD[3:0], MII_RXDV, and MII_RXER
              4. Table 5-82 PRU-ICSS MII_RT Switching Characteristics – MII_TXD[3:0] and MII_TXEN
          4. 5.9.4.12.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
            1. Table 5-83 PRU-ICSS UART Timing Conditions
            2. Table 5-84 Timing Requirements for PRU-ICSS UART Receive
            3. Table 5-85 Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
          5. 5.9.4.12.5 PRU-ICSS PRU Sigma Delta and EnDAT Modes
            1. Table 5-86 PRU-ICSS PRU Timing Requirements - Sigma Delta Mode
            2. Table 5-87 PRU-ICSS PRU Timing Requirements - EnDAT Mode
            3. Table 5-88 PRU-ICSS PRU Switching Requirements - EnDAT Mode
        13. 5.9.4.13 QSPI
        14. 5.9.4.14 SPI
          1. 5.9.4.14.1 SPI—Slave Mode
            1. Table 5-91 Timing Requirements for SPI Input Timings—Slave Mode
            2. Table 5-92 Switching Characteristics for SPI Output Timings—Slave Mode
          2. 5.9.4.14.2 SPI—Master Mode
            1. Table 5-93 SPI Timing Conditions—Master Mode
            2. Table 5-94 Timing Requirements for SPI Input Timings—Master Mode
            3. Table 5-95 Switching Characteristics for SPI Output Timings—Master Mode
        15. 5.9.4.15 Timers
        16. 5.9.4.16 UART
          1. Table 5-98 Timing Requirements for UART
          2. Table 5-99 Switching Characteristics Over Recommended Operating Conditions for UART
        17. 5.9.4.17 USB
      5. 5.9.5 Emulation and Debug Subsystem
        1. 5.9.5.1 IEEE 1149.1 Standard-Test-Access Port (JTAG)
          1. 5.9.5.1.1 JTAG Electrical Data and Timing
            1. Table 5-100 Timing Requirements for IEEE 1149.1 JTAG
            2. Table 5-101 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  6. 6Detailed Description
    1. 6.1  Overview
    2. 6.2  Functional Block Diagram
    3. 6.3  Arm A15
    4. 6.4  C66x DSP Subsystem
    5. 6.5  C66x Cache Subsystem
    6. 6.6  PRU-ICSS
    7. 6.7  Memory Subsystem
      1. 6.7.1 MSMC
      2. 6.7.2 DDR EMIF
      3. 6.7.3 GPMC
    8. 6.8  Interprocessor Communication
      1. 6.8.1 MSGMGR
      2. 6.8.2 SEM
    9. 6.9  EDMA
    10. 6.10 Peripherals
      1. 6.10.1  DCAN
      2. 6.10.2  DSS
      3. 6.10.3  eCAP
      4. 6.10.4  ePWM
      5. 6.10.5  eQEP
      6. 6.10.6  GPIO
      7. 6.10.7  I2C
      8. 6.10.8  ASRC
      9. 6.10.9  McASP
      10. 6.10.10 McBSP
      11. 6.10.11 MLB
      12. 6.10.12 MMC/SD
      13. 6.10.13 NSS
      14. 6.10.14 PCIESS
      15. 6.10.15 QSPI
      16. 6.10.16 SPI
      17. 6.10.17 Timers
      18. 6.10.18 UART
      19. 6.10.19 USB
  7. 7Applications, Implementation, and Layout
    1. 7.1 DDR3L Board Design and Layout Guidelines
      1. 7.1.1 DDR3L General Board Layout Guidelines
      2. 7.1.2 DDR3L Board Design and Layout Guidelines
        1. 7.1.2.1  Board Designs
        2. 7.1.2.2  DDR3L Device Combinations
        3. 7.1.2.3  DDR3L Interface Schematic
          1. 7.1.2.3.1 32-Bit DDR3L Interface
          2. 7.1.2.3.2 16-Bit DDR3L Interface
        4. 7.1.2.4  Compatible JEDEC DDR3L Devices
        5. 7.1.2.5  PCB Stackup
        6. 7.1.2.6  Placement
        7. 7.1.2.7  DDR3L Keepout Region
        8. 7.1.2.8  Bulk Bypass Capacitors
        9. 7.1.2.9  High-Speed Bypass Capacitors
          1. 7.1.2.9.1 Return Current Bypass Capacitors
        10. 7.1.2.10 Net Classes
        11. 7.1.2.11 DDR3L Signal Termination
        12. 7.1.2.12 VREF_DDR Routing
        13. 7.1.2.13 VTT
        14. 7.1.2.14 CK and ADDR_CTRL Topologies and Routing Definition
          1. 7.1.2.14.1 Four DDR3L Devices
            1. 7.1.2.14.1.1 CK and ADDR_CTRL Topologies, Four DDR3L Devices
            2. 7.1.2.14.1.2 CK and ADDR_CTRL Routing, Four DDR3L Devices
          2. 7.1.2.14.2 One DDR3L Device
            1. 7.1.2.14.2.1 CK and ADDR_CTRL Topologies, One DDR3L Device
            2. 7.1.2.14.2.2 CK and ADDR/CTRL Routing, One DDR3L Device
        15. 7.1.2.15 Data Topologies and Routing Definition
          1. 7.1.2.15.1 DQS and DQ/DM Topologies, Any Number of Allowed DDR3L Devices
          2. 7.1.2.15.2 DQS and DQ/DM Routing, Any Number of Allowed DDR3L Devices
        16. 7.1.2.16 Routing Specification
          1. 7.1.2.16.1 CK and ADDR_CTRL Routing Specification
          2. 7.1.2.16.2 DQS and DQ Routing Specification
    2. 7.2 High Speed Differential Signal Routing Guidance
    3. 7.3 Power Distribution Network (PDN) Implementation Guidance
      1. 7.3.1 Decoupling/Filtering of Analog Power Supplies and Reference Inputs
        1. 7.3.1.1 PLL Power Supplies
        2. 7.3.1.2 DDR EMIF PHY DLL Power Supplies
        3. 7.3.1.3 DDR EMIF PHY Voltage Reference Input
        4. 7.3.1.4 Internal LDO Outputs
        5. 7.3.1.5 PCIe PHY Power Supply
        6. 7.3.1.6 USB PHY Power Supplies
    4. 7.4 Single-Ended Interfaces
      1. 7.4.1 General Routing Guidelines
    5. 7.5 Clock Routing Guidelines
      1. 7.5.1 Oscillator Routing
      2. 7.5.2 Oscillator Ground Connection
  8. 8Device and Documentation Support
    1. 8.1 Device Nomenclature
    2. 8.2 Tools and Software
    3. 8.3 Documentation Support
    4. 8.4 Receiving Notification of Documentation Updates
      1. 8.4.1 静电放电警告
    5. 8.5 Community Resources
    6. 8.6 商标
    7. 8.7 Glossary
  9. 9Mechanical Packaging and Orderable Information
    1. 9.1 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ABY|625
散热焊盘机械数据 (封装 | 引脚)
订购信息

1.1 特性

    处理器内核：

  • Arm®Cortex®-A15 微处理器单元 (Arm A15) 子系统，频率高达 1000MHz
    • 支持完全实现 Armv7-A 架构指令集
    • 集成式 SIMDv2（Arm®Neon™技术）和 VFPv4（矢量浮点）
    • 32KB 的 L1 程序存储器
    • 32KB 的 L1 数据存储器
    • 512KB 的 L2 存储器
    • 用于 L1 数据存储器的错误修正码 (ECC) 保护、用于 L2 存储器的 ECC
    • 用于 L1 程序存储器的奇偶校验保护
    • 全局时基计数器 (GTC)
      • 用于为 Arm A15 内部计时器提供时基的 64 位自由运行计数器
      • 符合用于通用计时器的 Armv7 MPCore 架构
  • 频率高达 1000MHz 的 C66x 定点和浮点 VLIW DSP 子系统
    • 目标代码与 C67x+ 和 C64x+ 内核完全兼容
    • 32KB 的 L1 程序存储器
    • 32KB 的 L1 数据存储器
    • 1024KB 的 L2，可配置为 L2 RAM 或缓存
    • 用于 L1 程序存储器的错误检测
    • 用于 L1 数据存储器的 ECC
    • 用于 L2 数据存储器的 ECC

    • 工业子系统：

  • 多达两个可编程实时单元和工业通信子系统 (PRU-ICSS)，每个子系统支持：
    • 两个具有增强型乘法器和累加器的可编程实时单元 (PRU)，每个 PRU 支持：
      • 16KB 的程序存储器（具有 ECC 功能）
      • 8KB 的数据存储器（具有 ECC 功能）
      • CRC32 和 CRC16 硬件加速器
      • 20 个 增强型 GPIO
      • 串行捕捉单元 (SCU)，支持直接连接、16 位并行捕捉、28 位移位、MII_RT、EnDat 2.2 协议和 Σ-Δ 解调
      • 便笺本和 XFR 直接连接
    • 64KB 的通用存储器（具有 ECC 功能）
    • 一个具有两个 MII 端口的以太网 MII_RT 模块，可配置为与每个 PRU 连接；支持多种工业通信协议
    • 用于管理和生成工业以太网功能的工业以太网外设 (IEP)
    • 内置的通用异步接收器和发送器 (UART) 16550，具有专用的 192MHz 时钟，支持 12Mbps 的速率 PROFIBUS®
    • 内置的工业以太网 64 位计时器
    • 内置的增强型捕捉模块 (eCAP)

    • 存储器子系统：

  • 多核共享存储器控制器 (MSMC)，具有 1024KB 的共享 L2 RAM
    • 提供与内部共享 SRAM 和 DDR EMIF 的高性能互连，以实现 Arm A15 和 C66x 访问
    • 支持 Arm I/O 一致性，其中 Arm A15 与访问 MSMC-SRAM 或 DDR EMIF 的其他系统器件保持缓存一致
    • 支持 SRAM 上的 ECC
  • 高达 36 位 DDR 外部存储器接口 (EMIF)
    • 支持高达 1066MT/s 速率的 DDR3L
    • 支持 4GB 存储器地址范围
    • 支持 32 位 SDRAM 数据总线（具有 4 位 ECC 功能）
    • 支持 16 位和 32 位 SDRAM 数据总线（不具有 ECC 功能）
  • 通用存储器控制器 (GPMC)
    • 灵活的 8 位和 16 位异步存储器接口，具有多达四个片选
    • 支持 NOR、Muxed-NOR、SRAM
    • 支持具有以下模式的通用存储器端口扩展：
      • 异步读取和写入访问
      • 异步读取页面访问（4、8、16 字）
      • 同步读取和写入访问
      • 不具有折返功能的同步读取脉冲访问（4、8、16 字）

    • 网络子系统 (NSS)：

  • 以太网 MAC 子系统 (EMAC)
    • 单端口千兆位以太网：RMII、MII、RGMII
    • 支持 10、100、1000Mbps 全双工
    • 支持 10、100Mbps 半双工
    • 支持以太网音频视频桥接 (eAVB)
    • 最大帧大小 2016 字节（采用 VLAN 时为 2020 字节）
    • 8 个优先级 QOS 支持 (802.1p)
    • IEEE 1588v2（2008 附件 D、附件 E 和
      附件 F），有助于实现音频视频桥接 802.1AS 精密时间协议
    • 具有时间戳支持的 CPTS 模块，适用于 IEEE 1588v2
    • DSCP 优先级映射（IPv4 和 IPv6）
    • 用于 PHY 管理的 MDIO 模块
    • 增强型统计信息收集
  • Navigator 子系统 (NAVSS)
    • 内置的数据包 DMA 控制器，用于实现优化的网络处理
    • 内置的队列管理器，用于实现优化的网络处理
      • 支持多达 128 个队列
      • 内部队列 RAM 中支持 2048 个缓冲区
  • 加密引擎 (SA) 支持：
    • 用于 AES、DES、3DES、SHA1、MD5、SHA2-224 和 SHA2-256 运算的加密函数库
    • 通过硬件内核支持的块数据加密
      • 具有 128、192 和 256 位密钥支持的 AES
      • 具有 1、2 或 3 个不同密钥支持的 DES 和 3DES
    • 可编程模式控制引擎 (MCE)
    • 椭圆曲线加密公钥加速器 (PKA)
      • 基于椭圆曲线迪菲-赫尔曼 (ECDH) 的密钥交换和数字签名 (ECDSA) 应用
      • 针对 SHA1、MD5、SHA2-224 和 SHA2-256 的验证
      • 通过硬件内核进行的带密钥的 HMAC 运算
        • 真随机数发生器 (TRNG)

        • 显示子系统：

      • 支持一个具有回路中调节功能和颜色空间的视频管线
      • 转换和背景颜色叠加
      • 输入数据格式：BITMAP、RGB16、RGB24、RGB32、ARGB16、ARGB32、YUV420、YUV422 和 RGB565-A8
      • 支持的显示接口：
        • MIPI®DPI 2.0 并行接口
        • 高达 QVGA (30fps) 的 RFBI (MIPI-DBI 2.0)
        • BT.656 4:2:2
        • 高达 1920 × 1080 (30fps) 的 BT.1120 4:2:2
      • 回路中调节功能
      • LCD 显示接口支持：
        • 有源矩阵 (TFT)
        • 无源矩阵 (STN)
        • 灰度
        • TDM
        • 交流偏置控制
        • 抖动
        • CPR

        • 异步音频采样率转换器 (ASRC)

      • 具有 140dB 信噪比 (SNR) 的高性能异步采样率转换器
      • 多达 8 个视频流（16 个音频通道）
      • 自动感应/检测输入采样频率
      • 采样时钟抖动衰减
      • 16、18、20、24 位数据输入/输出
      • 8kHz 至 216kHz 的音频采样率
      • 16:1 至 1:16 的输入/输出采样比
      • 主模式，其中多个 ASRC 块针对输入或输出使用相同的计时回路
      • 线性相位 FIR 滤波器
      • 可控软静音
      • 每个输入和输出时钟区具有独立的时钟发生器以及速率和时间戳发生器
      • 每个通道和组具有单独的输入和输出 DMA 事件

        • 高速串行接口：

      • 具有集成 PHY 的 PCI Express ®2.0 端口：
        • 与第 2 代兼容的单通道端口
        • 根复合体 (RC) 和端点 (EP) 模式
      • 多达 2 个具有集成 PHY 的 USB 2.0 高速双角色端口，支持：
        • 双角色器件 (DRD) 功能，使用：
          • USB 2.0 外设（或器件），具有
            HS (480Mbps) 和 FS (12Mbps) 的速度
          • USB 2.0 主机，具有 HS (480Mbps)、
            FS (12Mbps) 和 LS (1.5Mbps) 的速度
          • USB 2.0 静态外设和静态主机操作
        • 具有以下 特性的 xHCI 控制器：
          • 主机模式下与 xHCI 规范（版本 1.1）兼容
          • 所有传输模式（控制、批量、中断和等时）
          • 15 个发送 (TX) 端点、15 个接收 (RX) 端点 (EP) 以及 1 个双向 EP0 端点

        • 闪存媒体接口：

      • QSPI™具有 XIP 以及多达四个片选，支持：
        • 用于执行闪存数据传输和执行闪存 (XIP) 中的代码的存储器映射直接操作模式
        • 支持高达 96MHz 的频率
        • 具有 ECC 功能的内部 SRAM 缓冲区
        • 高速读取数据采集机制
      • 2 个多媒体卡 (MMC) 和安全数字 (SD) 端口
        • 支持符合 SDA3.00 标准的 JEDEC JESD84 v4.5-A441 和 SD3.0 物理层
        • MMC0 支持 3.3V I/O，用于：
          • SD DS 和 HS 模式
          • eMMC 模式 HS-SDR
            （频率高达 48MHz）
        • MMC1 支持 eMMC 的 1.8V I/O 模式，包括 HS-SDR 和 DDR（频率高达 48MHz，具有 4 位和 8 位总线宽度）

        • 音频外设：

      • 三个多通道音频串行端口 (McASP) 外设
        • 高达 50MHz 的发送和接收时钟
        • 每个 McASP 具有两个独立的时钟区和独立的发送和接收时钟
        • 分别为 McASP0、McASP1 和 McASP2 提供多达 16、10、6 个串行数据引脚
        • 支持 TDM、I2S 和类似的格式
        • 支持 DIT 模式
        • 用于优化的系统通信流量的内置 FIFO 缓冲区
      • 多通道缓冲串行端口 (McBSP)
        • 高达 50MHz 的发送和接收时钟
        • 2 个时钟区和 2 个串行数据引脚
        • 支持 TDM、I2S 和类似的格式

        • 汽车外设：

      • 两个控制器局域网 (CAN) 端口
        • 支持 CAN v2.0 A、B 部分 (ISO 11898-1) 协议
        • 高达 1Mbps 的比特率
        • 双时钟源
        • 针对消息 RAM 的 ECC 保护
      • 一条媒体本地总线 (MLB)
        • 支持 3 引脚（高达 MOST50，1024 × Fs）和 6 引脚（高达 MOST150，2048 × Fs）版本的 MediaLB®物理层规范 v4.2
        • 支持在 64 个逻辑通道上进行所有类型的数据传输（同步流、等时、异步数据包、控制消息）
        • 支持三线制 MOST 150 协议

        • 实时控制接口：

      • 6 个增强型高分辨率脉宽调制 (eHRPWM) 模块，每个计数器支持：
        • 可进行周期和频率控制的专用 16 位时基
        • 2 个具有单边操作模式的独立 PWM 输出
        • 2 个具有双边对称操作模式的独立 PWM 输出
        • 1 个具有双边非对称操作模式的独立 PWM 输出
      • 2 个 32 位增强型捕捉模块 (eCAP)：
        • 支持 1 个捕捉输入或 1 个辅助 PWM 输出配置选项
        • 4 事件时间戳寄存器（每个 32 位）
        • 4 个事件中的任何一个上具有中断
      • 3 个 32 位增强型正交脉冲编码器模块 (eQEP)，每个模块支持：
        • 正交解码
        • 用于位置测量的位置计数器和控制单元
        • 用于速度和频率测量的单位时基

        • 通用连接：

      • 3 个内部集成电路 (I2C) 端口，每个端口支持：
        • 标准（高达 100kHz）和
          快速（高达 400kHz）模式
        • 7 位寻址模式
        • 支持高达 4Mb 的 EEPROM 大小
      • 4 个串行外设接口 (SPI)，每个接口支持：
        • 主模式下的运行频率高达 50MHz，从模式下的运行频率高达 25MHz
        • 2 个片选
      • 3 个 UART 接口
        • 所有 UART 都与 16C750 兼容并以高达 3M 的波特率运行
        • UART0 支持 8 个具有完全调制解调器控制功能的引脚，支持 DSR、DTR、DCD 和 RI 信号
        • UART1 和 UART2 是 4 引脚接口
      • 通用 I/O (GPIO)
        • 与其他接口多路复用多达 212 个 GPIO
        • 可配置为中断引脚

        • 计时器和其他模块：

      • 7 个 64 位计时器：
        • 2 个专用于 Arm A15 和 DSP 内核的 64 位计时器（每个内核 1 个计时器）
          • 看门狗和通用 (GP)
        • 4 个 64 位计时器共用于一般用途
          • 每个 64 位计时器可配置为 2 个独立的 32 位计时器
          • 1 个专用于 PMMC 的 64 位计时器
          • 2 个计时器输入/输出引脚对
        • 处理器间通信：
          • 消息管理器可促进对 PMMC 的多处理器访问：
            • 提供硬件加速，以将消息推入逻辑队列/从逻辑队列弹出消息
            • 支持多达 64 个队列和 128 个消息
          • 具有多达 64 个独立信号量和 16 个主器件（器件内核）的信号量模块
        • 具有 128 (2 × 64) 个通道和
          1024 (2 × 512) 个 PaRAM 条目的 EDMA

          • Keystone II 片上系统 (SoC) 架构：

        • 安全性
          • 支持通用 (GP) 和高安全性 (HS) 器件
          • 支持安全引导
          • 支持客户辅助密钥
          • 用于客户密钥的 4KB 一次性可编程 (OTP) ROM
        • 电源管理
          • 集成式电源管理微控制器 (PMMC) 技术
        • 支持通过 UART、I2C、SPI、GPMC、SD 或 eMMC、USB 器件固件升级 v1.1、 PCIe®和以太网接口进行主引导
        • 具有集成式 Arm CoreSight™支持和跟踪功能的 Keystone II 调试架构

          • 工作温度 (TJ)：

        • –40°C 至 125°C（汽车）
        • –40°C 至 105°C（扩展）
        • 0°C 至 90°C（商用）