首頁 時鐘與計時 時鐘緩衝器
首頁
時鐘與計時
時鐘緩衝器

CDCDB400

現行

適用於 PCIe® Gen 1 至 Gen 7 的 4 輸出時脈緩衝器

立即訂購
產品規格表

CDCDB400

現行
產品規格表 立即訂購

產品詳細資料

Number of outputs 4 Additive RMS jitter (typ) (fs) 38 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -40 to 105 Rating Catalog Output type LP-HCSL Input type LP-HCSL
Number of outputs 4 Additive RMS jitter (typ) (fs) 38 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -40 to 105 Rating Catalog Output type LP-HCSL Input type LP-HCSL
VQFN (RHB) 32 25 mm² 5 x 5
  • 4 LP-HCSL outputs with programmable integrated 85Ω (default) or 100Ω differential output terminations
  • 4 hardware output enable (OE#) controls

  • Additive phase jitter after PCIE Gen 7 filter: 11.3fs, RMS (maximum)

  • Additive phase jitter after PCIE Gen 6 filter: 16.1fs, RMS (maximum)
  • Additive phase jitter after PCIE Gen 5 filter: 25fs, RMS (maximum)
  • Additive phase jitter after DB2000Q filter: 38fs, RMS (maximum)
  • Supports Common Clock (CC) and Individual Reference (IR) architectures
    • Spread spectrum-compatible
  • Output-to-output skew: < 50ps
  • Input-to-output delay: < 3ns

  • Fail-safe input

  • Programmable output slew rate control

  • 3 selectable SMBus addresses

  • 3.3V core and IO supply voltages
  • Hardware-controlled low power mode (PD#)
  • Current consumption: 46mA maximum
  • 5mm × 5mm, 32-pin VQFN package
  • 4 LP-HCSL outputs with programmable integrated 85Ω (default) or 100Ω differential output terminations
  • 4 hardware output enable (OE#) controls

  • Additive phase jitter after PCIE Gen 7 filter: 11.3fs, RMS (maximum)

  • Additive phase jitter after PCIE Gen 6 filter: 16.1fs, RMS (maximum)
  • Additive phase jitter after PCIE Gen 5 filter: 25fs, RMS (maximum)
  • Additive phase jitter after DB2000Q filter: 38fs, RMS (maximum)
  • Supports Common Clock (CC) and Individual Reference (IR) architectures
    • Spread spectrum-compatible
  • Output-to-output skew: < 50ps
  • Input-to-output delay: < 3ns

  • Fail-safe input

  • Programmable output slew rate control

  • 3 selectable SMBus addresses

  • 3.3V core and IO supply voltages
  • Hardware-controlled low power mode (PD#)
  • Current consumption: 46mA maximum
  • 5mm × 5mm, 32-pin VQFN package

The CDCDB400 is a 4-output LP-HCSL, DB800ZL-compliant, clock buffer capable of distributing the reference clock for PCIe Gen 1-7, QuickPath Interconnect (QPI), UPI, SAS, and SATA interfaces in CC, SRNS, or SRIS architectures. The SMBus interface and four output enable pins allow the configuration and control of all four outputs individually. The CDCDB400 is a DB800ZL derivative buffer and meets or exceeds the system parameters in the DB800ZL specification. The device also meets or exceeds the parameters in the DB2000Q specification. The CDCDB400 is packaged in a 5mm × 5mm, 32-pin VQFN package.

The CDCDB400 is a 4-output LP-HCSL, DB800ZL-compliant, clock buffer capable of distributing the reference clock for PCIe Gen 1-7, QuickPath Interconnect (QPI), UPI, SAS, and SATA interfaces in CC, SRNS, or SRIS architectures. The SMBus interface and four output enable pins allow the configuration and control of all four outputs individually. The CDCDB400 is a DB800ZL derivative buffer and meets or exceeds the system parameters in the DB800ZL specification. The device also meets or exceeds the parameters in the DB2000Q specification. The CDCDB400 is packaged in a 5mm × 5mm, 32-pin VQFN package.
filter 尋找其它 時鐘緩衝器
下載 觀看有字幕稿的影片 影片

您可能會感興趣的類似產品

open-in-new 比較替代產品
功能與所比較的裝置相似
CDCDB800 現行 適用於 PCIe® Gen 1 至 Gen 7 的 8 輸出時脈緩衝器 4 outputs vs 8 outputs
CDCDB803 現行 具有可選 SMBus 位址且適用 PCIe® Gen 1 至 Gen 6 的 8 輸出時脈緩衝器 4 outputs vs 8 outputs and selectable SMBus addresses
LMK00334 現行 4 輸出 PCIe® Gen 1 至 Gen 7 時鐘緩衝器與電平轉換器 Lower power, and invidual output enable and disable through SMBus

技術文件

star =TI 所選的此產品重要文件
找不到結果。請清除您的搜尋條件，然後再試一次。
檢視所有 1
重要文件 類型 標題 格式選項 日期
* Data sheet CDCDB400 DB800ZL-Compliant 4-Output Clock Buffer for PCIe Gen 1 to Gen 7 datasheet (Rev. B) PDF | HTML 2025年 8月 11日

設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

開發板

CDCDB800EVM — CDCDB800 評估模組是適用於 PCIe® Gen 1 至 Gen 5 應用的 8 輸出 LP-HCSL 時脈緩衝器

CDCDB800 評估模組是一款 8 輸出 LP-HCSL、DB800ZL 相容的時脈緩衝器，可為 PCIe® Gen 1 至 Gen 5 應用、QuickPath Interconnect (QPI)、UPI、SAS 和 SATA 介面配參考時脈。SMBus 介面及八個輸出啟用引腳可對八個輸出個別進行配置與控制。CDCDB800 是 DB800ZL衍生緩衝器，符合或超過 DB800ZL 和 DB2000Q 規格中的系統參數。
使用指南: PDF | HTML
TI.com 無法提供
設計工具

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

支援產品和硬體

支援產品和硬體
下載選項
模擬工具

PSPICE-FOR-TI — PSpice® for TI 設計與模擬工具

PSpice® for TI 是有助於評估類比電路功能的設計和模擬環境。這款全功能設計和模擬套件使用 Cadence® 的類比分析引擎。PSpice for TI 包括業界最大的模型庫之一，涵蓋我們的類比和電源產品組合，以及特定類比行為模型，且使用無需支付費用。

PSpice for TI 設計和模擬環境可讓您使用其內建函式庫來模擬複雜的混合訊號設計。在進行佈局和製造之前，建立完整的終端設備設計和解決方案原型，進而縮短上市時間並降低開發成本。 

在 PSpice for TI 設計與模擬工具中，您可以搜尋 TI (...)
要求
封裝 針腳 CAD 符號、佔位空間與 3D 模型
VQFN (RHB) 32 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

內含資訊：
  • RoHS
  • REACH
  • 產品標記
  • 鉛塗層/球物料
  • MSL 等級/回焊峰值
  • MTBF/FIT 估算值
  • 材料內容
  • 認證摘要
  • 進行中的可靠性監測
內含資訊：
  • 晶圓廠位置
  • 組裝地點

建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。

支援與培訓

內含 TI 工程師技術支援的 TI E2E™ 論壇

以英文檢視所有論壇主題

內容係由 TI 和社群貢獻者依「現狀」提供，且不構成 TI 規範。檢視使用條款。

若有關於品質、封裝或訂購 TI 產品的問題，請參閱 TI 支援。​​​​​​​​​​​​​​

影片