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時鐘抖動清除器

LMK04832

現行

具有雙迴路的 3.2-GHz、15 輸出、JESD204B 時脈抖動清除器

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產品規格表

LMK04832

現行
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產品詳細資料

Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features JESD204B Output frequency (min) (MHz) 0.305 Output frequency (max) (MHz) 3250 Output type LVCMOS, LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features JESD204B Output frequency (min) (MHz) 0.305 Output frequency (max) (MHz) 3250 Output type LVCMOS, LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
WQFN (NKD) 64 81 mm² (9 mm × 9 mm)
  • Maximum Clock Output Frequency: 3255 MHz
  • Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
  • Ultra-Low Noise, at 2500 MHz:
    • 54 fs RMS Jitter (12 kHz to 20 MHz)
    • 64 fs RMS Jitter (100 Hz to 20 MHz)
    • –157.6 dBc/Hz Noise Floor
  • Ultra-Low Noise, at 3200 MHz:
    • 61 fs RMS Jitter (12 kHz to 20 MHz)
    • 67 fs RMS Jitter (100 Hz to 100 MHz)
    • –156.5 dBc/Hz Noise Floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase Detector Rate up to 320 MHz
    • Two Integrated VCOs: 2440 to 2580 MHz
      and 2945 to 3255 MHz
  • Up to 14 Differential Device Clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS Programmable Outputs
  • Up to 1 Buffered VCXO/XO Output
    • LVPECL, LVDS, 2xLVCMOS Programmable
  • 1-1023 CLKout Divider
  • 1-8191 SYSREF Divider
  • 25-ps Step Analog Delay for SYSREF Clocks
  • Digital Delay and Dynamic Digital Delay for Device Clock and SYSREF
  • Holdover Mode With PLL1
  • 0-Delay with PLL1 or PLL2
  • Supports 105°C PCB Temperature
    (Measured at Thermal Pad)
  • Maximum Clock Output Frequency: 3255 MHz
  • Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
  • Ultra-Low Noise, at 2500 MHz:
    • 54 fs RMS Jitter (12 kHz to 20 MHz)
    • 64 fs RMS Jitter (100 Hz to 20 MHz)
    • –157.6 dBc/Hz Noise Floor
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    • –156.5 dBc/Hz Noise Floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase Detector Rate up to 320 MHz
    • Two Integrated VCOs: 2440 to 2580 MHz
      and 2945 to 3255 MHz
  • Up to 14 Differential Device Clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS Programmable Outputs
  • Up to 1 Buffered VCXO/XO Output
    • LVPECL, LVDS, 2xLVCMOS Programmable
  • 1-1023 CLKout Divider
  • 1-8191 SYSREF Divider
  • 25-ps Step Analog Delay for SYSREF Clocks
  • Digital Delay and Dynamic Digital Delay for Device Clock and SYSREF
  • Holdover Mode With PLL1
  • 0-Delay with PLL1 or PLL2
  • Supports 105°C PCB Temperature
    (Measured at Thermal Pad)

The LMK04832 is an ultra-high performance clock conditioner with JEDEC JESD204B support and is also pin compatible with the LMK0482x family of devices.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high performance outputs for traditional clocking systems.

The LMK04832 can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover make the LMK04832 ideal for providing flexible high performance clocking trees.

The LMK04832 is an ultra-high performance clock conditioner with JEDEC JESD204B support and is also pin compatible with the LMK0482x family of devices.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B applications, each of the 14 outputs can be individually configured as high performance outputs for traditional clocking systems.

The LMK04832 can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover make the LMK04832 ideal for providing flexible high performance clocking trees.
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設計與開發

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開發板

ADC12DJ3200EVMCVAL — ADC12DJ3200QML-SP 評估模組

ADC12DJ3200 評估模組 (EVM) 專為評估 ADC12DJ3200QML-SP 高速類比轉數位轉換器 (ADC) 所設計。本 EVM 搭載 ADC12DJ3200QML-SP 晶片，該晶片為航太等級、具備 JESD204B 介面的 12 位元、雙通道 4GSPS 或單通道 8GSPS ADC。
使用指南: PDF
支援產品和硬體
有庫存
限制：
??asset.out-of-stock-ti_zh_TW??
無法提供
開發板

LMK04832EVM — LMK04832 JESD204B 時鐘抖動清除器/時脈產生器/分配評估模組

LMK04832 評估模組 (EVM) 可評估具測試設備或其他評估電路板的 LMK04832，以驗證特定應用項目的區塊或系統需求。

LMK04832EVM 預裝 122.88MHz VCXO 以實現雙迴路操作。若需不同頻率 VCXO 或特定 VCXO 進行性能評估，可替換該 VCXO。 

EVM 可重新配置為單迴路操作或時鐘分頻器/延遲/扇出配置。LMK04832 是一款多功能裝置，而 LMK04832EVM 評估模組可讓您評估 LMK04832 的各種配置方式。

使用指南: PDF
支援產品和硬體
有庫存
限制：
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支援軟體

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

德州儀器 (TI) 的時鐘及合成器 (TICS) 專業級軟體用於編程具有以下前置字元的產品編號的評估模組 (EVM)：CDC、LMK 和 LMX。這些產品包括鎖相迴路及電壓控制振盪器 (PLL+VCO)、合成器和時鐘裝置。

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模擬型號

LMK04832 IBIS Model

SNAM221.ZIP (192 KB) - IBIS 模型
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設計工具

CLOCK-TREE-ARCHITECT — 時鐘樹架構程式設計軟體

時鐘樹架構是一款時鐘樹合成工具，可根據您的系統需求產生時鐘樹解決方案，進而簡化您的設計流程。此工具可從廣泛的計時產品資料庫中汲取資料，產生系統級多晶片計時解決方案。

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設計工具

PLLATINUMSIM-SW — PLL 迴路濾波器、相位雜訊、鎖定時間與雜散模擬工具

PLLATINUMSIM-SW 為一模擬工具，可讓使用者建立 PLLatinum™ 積體電路的詳細設計和模擬，包括 LMX 系列的相位鎖定迴路 (PLL) 及合成器。

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參考設計

TIDA-010132 — 適用於雷達應用的多通道 RF 收發器參考設計

此參考設計為 8 通道類比前端 (AFE)，採用兩個 AFE7444 4 通道 RF 收發器和 LMK04828-LMX2594 架構時脈子系統，可讓設計擴充至 16 通道或更多通道。每個 AFE 通道包含一個 14 位元、9GSPS DAC 和一個 3GSPS ADC，同步化至低於 10ps 的偏斜，於 2.6GHz 時之動態範圍大於 75-dB。

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參考設計

TIDA-010230 — 適用雷達和 EW 應用的多通道射頻收發器、低雜訊時脈參考設計

在現代雷達和電子作戰 (EW) 系統中，有源電子掃描陣列 (AESA) 天線系統通常會搭配高速多通道 RF 收發器使用。這些系統需要能進行精確通道間偏斜調整的超低雜訊時脈，以獲得最佳系統性能，例如訊噪比 (SNR)、無雜散動態範圍 (SFDR)、IMD3 和有效位元數 (ENOB)。此參考設計展示了 LMX2820 和 LMK04832 架構的低雜訊 JESD204B 相容時脈，可為多個 AFE7950 提供最高 X 頻段的操作的並同步成 < 10 ps，此外可於 9-GSPS/3-GSPS DAC/ADC 時脈提高系統性能。
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參考設計

TIDA-01027 — 在 12.8 GSPS 資料採集系統中發揮最大效能的低雜訊電源供應參考設計

此參考設計展示了一款高效能、低雜訊的五軌電源設計，適用於超高速資料採集 (DAQ) 系統，支援超過 12.8 GSPS。電源供應 DC/DC 轉換器具備頻率同步與相位轉換功能，可將輸入電流漣波降至最低並控制頻率內容。採用高性能 HotRod™ 封裝技術，可將潛在的輻射電磁干擾 (EMI) 降至最低。
支援產品和硬體
封裝 針腳 CAD 符號、佔位空間與 3D 模型
WQFN (NKD) 64 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

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支援與培訓

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