ZHCU872E March   2022  – January 2024

 

  1.   1
  2.   Jacinto7 J721E/DRA829/TDA4VM 评估模块 (EVM)
  3.   商标
  4. 1引言
    1. 1.1 关键特性
    2. 1.2 热性能合规性
    3. 1.3 REACH 合规性
    4. 1.4 EMC、EMI 和 ESD 合规性
  5. 2J721E EVM 概述
    1. 2.1 J721E EVM 板识别
    2. 2.2 J721E SOM 元件标识
    3. 2.3 Jacinto7 通用处理器元件标识
    4. 2.4 四端口以太网扩展板元件标识
  6. 3EVM 用户设置/配置
    1. 3.1 电源要求
    2. 3.2 通电开关和电源 LED
      1. 3.2.1 过压和欠压保护电路
      2. 3.2.2 电源稳压器和电源状态 LED
    3. 3.3 EVM 复位/中断按钮
    4. 3.4 EVM DIP 开关
      1. 3.4.1 EVM 配置 DIP 开关
      2. 3.4.2 SOM 配置 DIP 开关
      3. 3.4.3 引导模式
      4. 3.4.4 其他选择开关
    5. 3.5 EVM UART/COM 端口映射
    6. 3.6 JTAG 仿真
  7. 4J721E EVM 硬件架构
    1. 4.1  J721E EVM 硬件顶层图
    2. 4.2  J721E EVM 接口映射
    3. 4.3  I2C 地址映射
    4. 4.4  GPIO 映射
    5. 4.5  电源
      1. 4.5.1 电源时序
      2. 4.5.2 电压监控器
      3. 4.5.3 DDR I/O 电压选择
        1. 4.5.3.1 J721E SoC S2R 逻辑流程图
        2. 4.5.3.2 仅 J721E SoC MCU 操作
        3. 4.5.3.3 电源监控
    6. 4.6  复位
    7. 4.7  时钟
      1. 4.7.1 处理器的主时钟
      2. 4.7.2 处理器的辅助/SERDES 参考时钟
      3. 4.7.3 EVM 外设参考时钟
    8. 4.8  存储器接口
      1. 4.8.1 LPDDR4 接口
      2. 4.8.2 OSPI 接口
      3. 4.8.3 UFS 接口
      4. 4.8.4 MMC 接口
        1. 4.8.4.1 MMC0 - eMMC 接口
        2. 4.8.4.2 MMC1 – Micro SD 接口
      5. 4.8.5 板 ID EEPROM 接口
      6. 4.8.6 引导 EEPROM 接口
    9. 4.9  MCU 以太网接口
      1. 4.9.1 千兆位以太网 PHY 默认配置
    10. 4.10 QSGMII 以太网接口
    11. 4.11 PCIe 接口
      1. 4.11.1 单通道 PCIe 接口
      2. 4.11.2 双通道 PCIe 接口
      3. 4.11.3 M.2 PCIe 接口
    12. 4.12 USB 接口
      1. 4.12.1 USB 3.1 接口
      2. 4.12.2 USB 2.0 接口
      3. 4.12.3 USB 3.0 Micro AB 接口（保留的端口）
    13. 4.13 CAN 接口
    14. 4.14 FPD 接口（音频解串器）
    15. 4.15 FPD 面板接口（DSI 视频串行器）
    16. 4.16 显示串行接口 (DSI) FPC
    17. 4.17 音频接口
    18. 4.18 显示端口接口
    19. 4.19 MLB 接口
    20. 4.20 I3C 接口
    21. 4.21 ADC 接口
    22. 4.22 RTC 接口
    23. 4.23 Apple 认证接头
    24. 4.24 EVM 扩展连接器
    25. 4.25 ENET 扩展连接器
      1. 4.25.1 电源要求
      2. 4.25.2 时钟
        1. 4.25.2.1 主时钟
        2. 4.25.2.2 可选时钟
      3. 4.25.3 复位信号
      4. 4.25.4 以太网接口
        1. 4.25.4.1 四端口 SGMII PHY 默认配置
      5. 4.25.5 板 ID EEPROM 接口
    26. 4.26 CSI 扩展连接器
  8. 5修订历史记录

4.25.3 复位信号

QSGMII_RESETz 是来自通用处理器板的复位信号。该信号用于复位板上的 QSGMII PHY。

QSGMII_RESETz 是对 SOC_PORz_out 和 ENET_EXP_RSTz 进行“与”运算的结果。ENET_EXP_RSTz 信号通过通用处理器板中的 I2C GPIO 扩展器 2（I2C 地址 0x22，I2C0）端口 21 进行置位。

表 4-32 列出了 ENET 扩展连接器引脚排列。

表 4-32 ENET 扩展连接器 J10 引脚排列
ENET 扩展连接器接口 J10
引脚编号 信号
1 DGND
2 NC
3 NC
4 DGND
5 NC
6 NC
7 DGND
8 NC
9 NC
10 DGND
11 VSYS_IO_3V3
12 VSYS_IO_3V3
13 DGND
14 EEPROM_A0
15 EEPROM_A1
16 EEPROM_A2
17 DGND
18 EEPROM_WP
19 REFCLK_25MHZ
20 DGND
21 WKUP_I2C0_SCL
22 WKUP_I2C0_SDA
23 DGND
24 I2C0_SCL
25 I2C0_SDA
26 DGND
27 VCC_12V0
28 VCC_12V0
29 DGND
30 ENET_EXP_PWRDN
31 QSGMII_INTN
32 DGND
33 QSGMII4_TX_P
34 QSGMII4_TX_N
35 DGND
36 QSGMII4_RX_P
37 QSGMII4_RX_N
38 DGND
39 QSGMII_PHY_REFCLK_N
40 QSGMII_PHY_REFCLK_P
41 DGND
42 QSGMII_MDC
43 QSGMII_MDIO
44 DGND
45 QSGMII_RESETN
46 CDCI_I2C_SEL
47 ENET_EXP_SPARE
48 DGND
49 VSYS_5V0
50 VSYS_5V0
51 DGND
52 NC
53 NC
54 DGND
55 VCC_3V3
56 VCC_3V3
57 DGND
58 NC
59 NC
60 DGND
SH1 DGND
SH2 DGND