ZHCU872E March   2022  – January 2024

 

  1.   1
  2.   Jacinto7 J721E/DRA829/TDA4VM 评估模块 (EVM)
  3.   商标
  4. 1引言
    1. 1.1 关键特性
    2. 1.2 热性能合规性
    3. 1.3 REACH 合规性
    4. 1.4 EMC、EMI 和 ESD 合规性
  5. 2J721E EVM 概述
    1. 2.1 J721E EVM 板识别
    2. 2.2 J721E SOM 元件标识
    3. 2.3 Jacinto7 通用处理器元件标识
    4. 2.4 四端口以太网扩展板元件标识
  6. 3EVM 用户设置/配置
    1. 3.1 电源要求
    2. 3.2 通电开关和电源 LED
      1. 3.2.1 过压和欠压保护电路
      2. 3.2.2 电源稳压器和电源状态 LED
    3. 3.3 EVM 复位/中断按钮
    4. 3.4 EVM DIP 开关
      1. 3.4.1 EVM 配置 DIP 开关
      2. 3.4.2 SOM 配置 DIP 开关
      3. 3.4.3 引导模式
      4. 3.4.4 其他选择开关
    5. 3.5 EVM UART/COM 端口映射
    6. 3.6 JTAG 仿真
  7. 4J721E EVM 硬件架构
    1. 4.1  J721E EVM 硬件顶层图
    2. 4.2  J721E EVM 接口映射
    3. 4.3  I2C 地址映射
    4. 4.4  GPIO 映射
    5. 4.5  电源
      1. 4.5.1 电源时序
      2. 4.5.2 电压监控器
      3. 4.5.3 DDR I/O 电压选择
        1. 4.5.3.1 J721E SoC S2R 逻辑流程图
        2. 4.5.3.2 仅 J721E SoC MCU 操作
        3. 4.5.3.3 电源监控
    6. 4.6  复位
    7. 4.7  时钟
      1. 4.7.1 处理器的主时钟
      2. 4.7.2 处理器的辅助/SERDES 参考时钟
      3. 4.7.3 EVM 外设参考时钟
    8. 4.8  存储器接口
      1. 4.8.1 LPDDR4 接口
      2. 4.8.2 OSPI 接口
      3. 4.8.3 UFS 接口
      4. 4.8.4 MMC 接口
        1. 4.8.4.1 MMC0 - eMMC 接口
        2. 4.8.4.2 MMC1 – Micro SD 接口
      5. 4.8.5 板 ID EEPROM 接口
      6. 4.8.6 引导 EEPROM 接口
    9. 4.9  MCU 以太网接口
      1. 4.9.1 千兆位以太网 PHY 默认配置
    10. 4.10 QSGMII 以太网接口
    11. 4.11 PCIe 接口
      1. 4.11.1 单通道 PCIe 接口
      2. 4.11.2 双通道 PCIe 接口
      3. 4.11.3 M.2 PCIe 接口
    12. 4.12 USB 接口
      1. 4.12.1 USB 3.1 接口
      2. 4.12.2 USB 2.0 接口
      3. 4.12.3 USB 3.0 Micro AB 接口（保留的端口）
    13. 4.13 CAN 接口
    14. 4.14 FPD 接口（音频解串器）
    15. 4.15 FPD 面板接口（DSI 视频串行器）
    16. 4.16 显示串行接口 (DSI) FPC
    17. 4.17 音频接口
    18. 4.18 显示端口接口
    19. 4.19 MLB 接口
    20. 4.20 I3C 接口
    21. 4.21 ADC 接口
    22. 4.22 RTC 接口
    23. 4.23 Apple 认证接头
    24. 4.24 EVM 扩展连接器
    25. 4.25 ENET 扩展连接器
      1. 4.25.1 电源要求
      2. 4.25.2 时钟
        1. 4.25.2.1 主时钟
        2. 4.25.2.2 可选时钟
      3. 4.25.3 复位信号
      4. 4.25.4 以太网接口
        1. 4.25.4.1 四端口 SGMII PHY 默认配置
      5. 4.25.5 板 ID EEPROM 接口
    26. 4.26 CSI 扩展连接器
  8. 5修订历史记录

4.13 CAN 接口

通用处理器板支持 J721E SoC 的四个 CAN 端口（MCU_MCAN0、MCU_MCAN1、MCAN0 和 MCAN2），如下所述。

MCU CAN0

J721E SoC 的 MCU CAN0 端口连接到支持唤醒功能的 CAN 收发器器件 TCAN1043-Q1。提供了一个用于用户探头选项的直插式 2 引脚接头 J29 (68002-202HLF)。

CAN 收发器的输出端接至一个 4 引脚接头 J30 (61300411121)。

信号 MCU_MCAN0_H 和 MCU_MCAN0_L 通过分裂终端路由为具有 120E 阻抗的差分信号。分裂终端可消除开始和结束消息传输时出现的总线共模电压波动，从而改善网络的电磁辐射性能。

GUID-C8D5F088-74EB-4909-949E-CAFF59F8AE60-low.gif图 4-31 MCU CAN0 接口

CAN 收发器的 VSYS_MCU_5V0 是使用升压转换器 TPS61240DRV 通过将 VSYS_3V3 用作转换器的输入电源生成的。

STB 信号是低电平有效信号，默认情况下使用集成下拉电阻器保持低电平。

通过通用处理器板左下角的按钮 SW12 来提供 CAN 接口的硬件 WAKEn 输入。不过，默认情况下禁用 MCU_CAN0 唤醒功能（电阻器组装）。仅支持来自主域的 CAN 唤醒。

MCU CAN1

J721E SoC 的 MCU CAN1 端口连接到 CAN 收发器（制造商器件型号为 TCAN1042HGVD）。提供了一个用于用户探头选项的直插式 2 引脚接头 J34 (68002-202HLF)。该器件不支持唤醒功能。信号 MCU_MCAN1_H 和 MCU_MCAN1_L 通过 120E 分裂终端端接至一个 3 引脚接头 J31 (FCI: 68001-403HLF)。

STB 信号是高电平有效信号，默认情况下使用外部上拉电阻器保持高电平。由 MCU 域进行 GPIO 控制，以将线路拉低。

主域 CAN0（支持唤醒功能）

J721E SoC 的主域 CAN0 端口连接到支持唤醒功能的 CAN 收发器器件 TCAN1043-Q1。提供了一个用于用户探头选项的直插式 2 引脚接头 J24 (68002-202HLF)。

CAN 收发器的输出端接至一个 4 引脚接头 J27 (61300411121)。

信号 MCAN0_H 和 MCAN0_L 通过分裂终端路由为具有 120E 阻抗的差分信号。STB 信号是低电平有效信号，默认情况下使用集成下拉电阻器保持低电平。

收发器的 VCC 电源 (5V) 由升压转换器提供。

通过按钮 SW12 来提供 CAN 接口的硬件 WAKEn 输入。

GUID-BE6CB50B-7EEB-4C49-8876-EE84D68E6534-low.gif图 4-32 CAN 唤醒按钮

MCU CAN0 和主域 CAN0 收发器的 CAN 唤醒信号连接在一起，使用齐纳二极管将电压电平限制为 1.8V，并端接至 SOM -CP B2B 连接器。

主域 CAN2

J721E SoC 的主域 CAN2 端口连接到 CAN 收发器（制造商器件型号为 TCAN1042HGVD）。提供了一个用于用户探头选项的直插式 2 引脚接头 J25 (68002-202HLF)。该器件不支持唤醒功能。信号 MCAN2_H 和 MCAN2_L 通过 120E 分裂终端端接至一个 3 引脚接头 J28 (68001-403HLF)。

STB 信号是高电平有效信号，默认情况下使用外部上拉电阻器保持高电平。由主域进行 GPIO 控制，以将线路拉低。

为了将这些 CAN 信号连接到测试系统，需要准备下面给出的定制转换器。

GUID-F9730FAD-036E-4145-B539-3F1CCDF33DC3-low.gif图 4-33 CAN 接头与 DB9/测试仪器的连接