ZHCU872E March   2022  – January 2024

 

  1.   1
  2.   Jacinto7 J721E/DRA829/TDA4VM 评估模块 (EVM)
  3.   商标
  4. 1引言
    1. 1.1 关键特性
    2. 1.2 热性能合规性
    3. 1.3 REACH 合规性
    4. 1.4 EMC、EMI 和 ESD 合规性
  5. 2J721E EVM 概述
    1. 2.1 J721E EVM 板识别
    2. 2.2 J721E SOM 元件标识
    3. 2.3 Jacinto7 通用处理器元件标识
    4. 2.4 四端口以太网扩展板元件标识
  6. 3EVM 用户设置/配置
    1. 3.1 电源要求
    2. 3.2 通电开关和电源 LED
      1. 3.2.1 过压和欠压保护电路
      2. 3.2.2 电源稳压器和电源状态 LED
    3. 3.3 EVM 复位/中断按钮
    4. 3.4 EVM DIP 开关
      1. 3.4.1 EVM 配置 DIP 开关
      2. 3.4.2 SOM 配置 DIP 开关
      3. 3.4.3 引导模式
      4. 3.4.4 其他选择开关
    5. 3.5 EVM UART/COM 端口映射
    6. 3.6 JTAG 仿真
  7. 4J721E EVM 硬件架构
    1. 4.1  J721E EVM 硬件顶层图
    2. 4.2  J721E EVM 接口映射
    3. 4.3  I2C 地址映射
    4. 4.4  GPIO 映射
    5. 4.5  电源
      1. 4.5.1 电源时序
      2. 4.5.2 电压监控器
      3. 4.5.3 DDR I/O 电压选择
        1. 4.5.3.1 J721E SoC S2R 逻辑流程图
        2. 4.5.3.2 仅 J721E SoC MCU 操作
        3. 4.5.3.3 电源监控
    6. 4.6  复位
    7. 4.7  时钟
      1. 4.7.1 处理器的主时钟
      2. 4.7.2 处理器的辅助/SERDES 参考时钟
      3. 4.7.3 EVM 外设参考时钟
    8. 4.8  存储器接口
      1. 4.8.1 LPDDR4 接口
      2. 4.8.2 OSPI 接口
      3. 4.8.3 UFS 接口
      4. 4.8.4 MMC 接口
        1. 4.8.4.1 MMC0 - eMMC 接口
        2. 4.8.4.2 MMC1 – Micro SD 接口
      5. 4.8.5 板 ID EEPROM 接口
      6. 4.8.6 引导 EEPROM 接口
    9. 4.9  MCU 以太网接口
      1. 4.9.1 千兆位以太网 PHY 默认配置
    10. 4.10 QSGMII 以太网接口
    11. 4.11 PCIe 接口
      1. 4.11.1 单通道 PCIe 接口
      2. 4.11.2 双通道 PCIe 接口
      3. 4.11.3 M.2 PCIe 接口
    12. 4.12 USB 接口
      1. 4.12.1 USB 3.1 接口
      2. 4.12.2 USB 2.0 接口
      3. 4.12.3 USB 3.0 Micro AB 接口（保留的端口）
    13. 4.13 CAN 接口
    14. 4.14 FPD 接口（音频解串器）
    15. 4.15 FPD 面板接口（DSI 视频串行器）
    16. 4.16 显示串行接口 (DSI) FPC
    17. 4.17 音频接口
    18. 4.18 显示端口接口
    19. 4.19 MLB 接口
    20. 4.20 I3C 接口
    21. 4.21 ADC 接口
    22. 4.22 RTC 接口
    23. 4.23 Apple 认证接头
    24. 4.24 EVM 扩展连接器
    25. 4.25 ENET 扩展连接器
      1. 4.25.1 电源要求
      2. 4.25.2 时钟
        1. 4.25.2.1 主时钟
        2. 4.25.2.2 可选时钟
      3. 4.25.3 复位信号
      4. 4.25.4 以太网接口
        1. 4.25.4.1 四端口 SGMII PHY 默认配置
      5. 4.25.5 板 ID EEPROM 接口
    26. 4.26 CSI 扩展连接器
  8. 5修订历史记录

4.10 QSGMII 以太网接口

J721E SoC 的 SERDES0 SGMII2 信号通过 CP 板连接到四端口以太网板上的四路 SGMII PHY VSC8514XMK-11，两个具有集成磁性元件的堆叠 RJ45 连接器（器件型号为 LPJG17512AONL）用于外部通信。

VC8514 器件包含三个外部 PHY 地址引脚 PHYADD [4:2]，以能够控制系统板上共享公共管理总线的多个 PHY 器件。这些引脚设置 PHY 地址端口映射的最高有效位。每个端口地址的低两位来自端口的物理地址（0 到 3）和寄存器 20E1 第 9 位中 PHY 地址反转位的设置。

默认情况下，PHY 的参考时钟由 CP 板上的 SERDES 时钟发生器 (CDCI2) 生成。也可以选择使用四端口以太网板上的时钟发生器通过电阻器选项向 PHY 提供时钟。

表 4-12 时钟源选择
时钟源安装拆除
来自 CP 板（默认）R1，R2R3，R4
来自板载时钟发生器R3，R4R1，R2

时钟发生器的编程是通过 SoC 的 I2C0 端口完成的。发送到板载时钟发生器的 I2C 信号通过一个有源开关进行连接，并通过将 CDCI_I2C_SEL 信号拉低来断开路径。板载时钟发生器和 CP 板时钟发生器具有相同的 I2C 从器件地址，因此需要特别注意这些时钟发生器的编程。在对板载时钟发生器进行编程时，通用处理器板上的时钟发生器 (CDCI2) 需要处于复位状态。

GUID-74919D41-AE11-4426-A4F7-3B50BF7F709D-low.gif图 4-17 四路 SGMII 板 I2C

在 QSGMII 数据信号的各个驱动器端以串联方式添加了耦合电容器 (0.1µF)。

地址和时钟配置如下所示：

  • PHY0：10000 0X10
  • PHY1：10001 0X11
  • PHY2：10010 0X12
  • PHY3：10011 0X13

图 4-18 显示了电阻器搭接选项。

GUID-CEF1262D-BDD6-4917-B658-C2AFE4EFE580-low.gif图 4-18 QSGMII 以太网 PHY 设置