ZHCSQC0C June   2022  – April 2025 ADC12DJ5200-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  器件比较
      2. 6.3.2  模拟输入
        1. 6.3.2.1 模拟输入保护
        2. 6.3.2.2 满量程电压 (VFS) 调整
        3. 6.3.2.3 模拟输入失调电压调整
      3. 6.3.3  ADC 内核
        1. 6.3.3.1 ADC 工作原理
        2. 6.3.3.2 ADC 内核校准
        3. 6.3.3.3 模拟基准电压
        4. 6.3.3.4 ADC 超范围检测
        5. 6.3.3.5 误码率 (CER)
      4. 6.3.4  温度监测二极管
      5. 6.3.5  时间戳
      6. 6.3.6  时钟
        1. 6.3.6.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.6.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.6.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.6.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.6.3.2 自动 SYSREF 校准
      7. 6.3.7  可编程 FIR 滤波器 (PFIR)
        1. 6.3.7.1 双通道均衡
        2. 6.3.7.2 单通道均衡
        3. 6.3.7.3 时变滤波器
      8. 6.3.8  数字下变频器 (DDC)
        1. 6.3.8.1 舍入和饱和
        2. 6.3.8.2 数控振荡器和复频混频器
          1. 6.3.8.2.1 NCO 快速跳频 (FFH)
          2. 6.3.8.2.2 NCO 选择
          3. 6.3.8.2.3 基本 NCO 频率设置模式
          4. 6.3.8.2.4 合理 NCO 频率设置模式
          5. 6.3.8.2.5 NCO 相位偏移设置
          6. 6.3.8.2.6 NCO 相位同步
        3. 6.3.8.3 抽取滤波器
        4. 6.3.8.4 输出数据格式
        5. 6.3.8.5 抽取设置
          1. 6.3.8.5.1 抽取因子
          2. 6.3.8.5.2 DDC 增益提升
      9. 6.3.9  JESD204C 接口
        1. 6.3.9.1 传输层
        2. 6.3.9.2 扰频器
        3. 6.3.9.3 链路层
        4. 6.3.9.4 8B/10B 链路层
          1. 6.3.9.4.1 数据编码 (8B/10B)
          2. 6.3.9.4.2 多帧和本地多帧时钟 (LMFC)
          3. 6.3.9.4.3 代码组同步 (CGS)
          4. 6.3.9.4.4 初始通道对齐序列 (ILAS)
          5. 6.3.9.4.5 帧和多帧监控
        5. 6.3.9.5 64B/66B 链路层
          1. 6.3.9.5.1 64B/66B 编码
          2. 6.3.9.5.2 多块、扩展多块和本地扩展多块时钟 (LEMC)
          3. 6.3.9.5.3 使用同步报头的模块、多块和扩展多块对齐
            1. 6.3.9.5.3.1 循环冗余校验 (CRC) 模式
            2. 6.3.9.5.3.2 正向纠错 (FEC) 模式
          4. 6.3.9.5.4 初始通道对齐
          5. 6.3.9.5.5 模块、多块和扩展多块对齐监控
        6. 6.3.9.6 物理层
          1. 6.3.9.6.1 串行器/解串器预加重功能
        7. 6.3.9.7 JESD204C 启用
        8. 6.3.9.8 多器件同步和确定性延迟
        9. 6.3.9.9 在子类 0 系统中运行
      10. 6.3.10 报警监控
        1. 6.3.10.1 时钟翻转检测
        2. 6.3.10.2 FIFO 翻转检测
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 双输入单通道模式（双 DES 模式）
      4. 6.4.4 JESD204C 模式
        1. 6.4.4.1 JESD204C 工作模式表
        2. 6.4.4.2 JESD204C 模式（续）
        3. 6.4.4.3 JESD204C 传输层数据格式
        4. 6.4.4.4 64B/66B 同步报头流配置
      5. 6.4.5 断电模式
      6. 6.4.6 测试模式
        1. 6.4.6.1 串行器测试模式详细信息
        2. 6.4.6.2 PRBS 测试模式
        3. 6.4.6.3 时钟图形模式
        4. 6.4.6.4 斜坡测试模式
        5. 6.4.6.5 近程和远程传输测试模式
          1. 6.4.6.5.1 近程传输测试模式
        6. 6.4.6.6 D21.5 测试模式
        7. 6.4.6.7 K28.5 测试模式
        8. 6.4.6.8 重复 ILA 测试模式
        9. 6.4.6.9 修改的 RPAT 测试模式
      7. 6.4.7 校准模式和修整
        1. 6.4.7.1 前台校准模式
        2. 6.4.7.2 后台校准模式
        3. 6.4.7.3 低功耗后台校准 (LPBG) 模式
      8. 6.4.8 偏移校准
      9. 6.4.9 修整
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 SPI 寄存器映射
  8. 7 应用信息免责声明
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 宽带射频采样接收器
        1. 7.2.1.1 设计要求
          1. 7.2.1.1.1 输入信号路径
          2. 7.2.1.1.2 时钟
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 计算交流耦合电容的值
      2. 7.2.2 可重新配置的双通道 5 GSPS 或单通道 10 Gsps 示波器
        1. 7.2.2.1 设计要求
          1. 7.2.2.1.1 输入信号路径
          2. 7.2.2.1.2 时钟
          3. 7.2.2.1.3 ADC12DJ5200-SP 示波器应用
    3. 7.3 初始化设置
    4. 7.4 电源相关建议
      1. 7.4.1 电源时序
    5. 7.5 布局
      1. 7.5.1 布局指南
      2. 7.5.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.9 时序要求

典型值为 TJ = 25°C、VA19 = 1.9V、VA11 = 1.1V、VD11 = 1.1V、默认全量程电压、fIN = 347MHz、AIN = –1dBFS、fCLK = 5.12GHz、滤波 1-VPP 正弦波时钟、JMODE = 1，抖动启用（采用默认设置）、VA11、VD11 和 VS11 噪声抑制 ON (EN_VA11_NOISE_SUPPR = EN_VD11_NOISE_SUPPR = EN_VS11_NOISE_SUPPR = 1)，和后台校准（除非另有说明）；最小值和最大值均为标称电源电压，超出了建议的工作条件表中的工作结温范围。
最小值 标称值 最大值 单位
器件（采样）时钟（CLK+、CLK-）
fCLK 输入时钟频率 (CLK±)，单通道和双通道模式(1) 800 5200 MHz
tCLK 输入时钟周期 (CLK±)，单通道和双通道模式(1) 192.3 1250 ps
SYSREF（SYSREF+、SYSREF–）
tINV(SYSREF) 由 SYSREF_POS 状态寄存器、SYSREF_ZOOM = 1 测量的 CLK± 周期的无效 SYSREF 采集区域的宽度，表示建立或保持时间违例(3) 48 ps
tINV(TEMP) 无效 SYSREF 采集区域在温度范围内的漂移，正数表示向 SYSREF_POS 寄存器、SYSREF_ZOOM = 1 的 MSB 移位 0.02 ps/°C
tINV(VA11) VA11 电源电压上的无效 SYSREF 采集区域漂移，正数表示向 SYSREF_POS 寄存器、SYSREF_ZOOM = 1 的 MSB 移位 -0.03 ps/mV
tSTEP(SP) SYSREF_POS LSB 的延迟(4) SYSREF_ZOOM = 0 39 ps
SYSREF_ZOOM = 1 24
t(PH_SYS) SYSREF± 上升沿事件后，SYSREF± 窗口的 SYSREF± 最短置为有效时间 5*TCLK+4.5 ns
t(PL_SYS) SYSREF± 下降沿事件后，SYSREF± 窗口的 SYSREF± 最短置为无效时间 5*TCLK+4.5 ns
JESD204B 同步时序（SYNCSE 或 TMSTP±）
tH(SYNCSE) 从多帧边界（SYSREF 上升沿采集为高电平）到 JESD204C SYNC 信号（如果 SYNC_SEL = 0，则为 SYNCSE，或如果 SYNC_SEL = 1 则为 TMSTP±）置为无效的最短保持时间，用于 NCO 同步 (NCO_SYNC_ILA = 1)(2) JMODE = 10、21、23 19 tCLK 周期数
JMODE = 11、14、22、24、61 10
JMODE = 12、15、16、25、26、27、56、57、58、62、63、66、67、69、70 18
JMODE = 13 23
JMODE = 36、37、38、52、53、54、55、59、60、65、68、71 17
JMODE = 39 21
JMODE = 46、47、48、49、64 9
tSU(SYNCSE) 从 JESD204C SYNC 信号（如果 SYNC_SEL = 0，则为 SYNCSE，或如果 SYNC_SEL = 1，则为 TMSTP±）置为无效到多帧或扩展多块边界（SYSREF 上升沿采集为高电平）的最短建立时间，用于 NCO 同步 (NCO_SYNC_ILA = 1)(2) JMODE = 10、21、23 -2 tCLK 周期数
JMODE = 11、14、22、24、61 7
JMODE = 12、15、16、25、26、27、56、57、58、62、63、66、67、69、70 -1
JMODE = 13 -6
JMODE = 36、37、38、52、53、54、55、59、60、65、68、71 0
JMODE = 39 -4
JMODE = 46、47、48、49、64 8
t(SYNCSE) 触发链路重新同步的 SYNCSE 最短置为有效时间 4 帧
串行编程接口（SCLK、SDI、SCS）
fCLK(SCLK) 串行时钟频率 15.625 MHz
t(PH) 串行时钟高电平值脉冲持续时间 32 ns
t(PL) 串行时钟低电平值脉冲持续时间 32 ns
tSU(SCS) SCS 至 SCLK 上升沿的建立时间 30 ns
tH(SCS) SCLK 上升沿至 SCS 的保持时间 30 ns
tSU(SDI) SDI 至 SCLK 上升沿的建立时间 25 ns
tH(SDI) SCLK 上升沿至 SDI 的保持时间 3 ns
(1) 除非根据已编程的 JMODE，在JESD204C 模式表中从功能上限制在一个更小的范围内。
(2) 此参数仅适用于使用 8B/10B 编码的 JMODE 设置或使用 64B/66B 编码和 4 倍或 8 倍抽取的设置。SYNC 不用于 64B/66B 编码模式，除非使用 DDC 块和 NCO 并且需要同步。
(3) 使用 SYSREF_POS 为 SYSREF 采集选择理想的 SYSREF_SEL 值，更多有关 SYSREF 窗口的信息，请参阅 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）部分。由 tINV(SYSREF) 指定的无效区域，表示由 SYSREF_SEL 测量的 CLK± 周期 (tCLK) 的一部分，该部分可能导致建立和保持时间违例。验证 SYSREF± 和 CLK± 在系统工作条件下与在标称条件（用于查找更优 SYSREF_SEL）下的计时偏斜不会导致在 SYSREF_POS 中选定的 SYSREF_SEL 位置发生无效区域。否则，可能需要依赖温度的 SYSREF_SEL 选择来跟踪 CLK± 和 SYSREF± 之间的偏斜。
(4) 建议在 fCLK = 3Ghz 以下时使用 SYSREF_ZOOM = 0，而在 fCLK = 3Ghz 以上时使用 SYSREF_ZOOM = 1