设置该位会导致芯片和所有 SPI 寄存器（包括 CONFIG_A）完全复位。该位会自行清除。写入该位后，器件可能需要长达 750ns 的时间才能复位。在此期间，请勿执行任何 SPI 事务。

0：在流式读取/写入期间地址递减
1：在流式读取/写入期间地址递增（默认）

始终返回 1。始终使用 SDO 进行 SPI 读取。
不支持 SDIO 模式。

0：正常运行（默认）
1：保留
2：保留
3：断电（最低功耗、恢复较慢）

始终返回 0x3，表示该器件是高速 ADC。

返回 0x0021 指示器件位于 ADCrrDJssssRF 系列中。

始终返回 0x0451（德州仪器 (TI) 的供应商 ID）

0：使用 ASCEND 寄存器来选择地址 ASCEND/DECEND 模式（默认值）
1：地址在整个流操作中保持恒定；有助于在 CAL_DATA 寄存器中读取和写入校准矢量信息

该位可启用 SYSREF 处理器，允许器件处理 SYSREF 事件（默认值：禁用）。在设置 SYSREF_PROC_EN 之前，必须先设置 SYSREF_RECV_EN。

设置该位可启用 SYSREF 接收器电路（默认值：禁用）

设置该位可放大 SYSREF 窗口状态和延迟（影响 SYSERF_POS 和 SYSREF_SEL）。设置后，SYSREF 窗口化功能（在 SYSREF_POS 寄存器中报告）中使用的延迟会变少。使用 SYSREF_ZOOM 来实现高时钟速率，特别是在 SYSREF_POS 寄存器中出现多个 SYSREF 有效窗口时；请参阅SYSREF 位置检测器和采样位置选择（SYSREF 窗口化）部分。

设置该字段以选择要使用的 SYSREF 延迟。根据 SYSREF_POS 返回的结果设置此字段；请参阅“SYSREF 位置检测器和采样位置选择（SYSREF 窗口）”一节。这些位必须设置为 0，才能使用 SYSREF 校准时，；请参阅自动 SYSREF 校准 部分。

同时设置 SYSREF_TIMESTAMP_EN 和 TIME_STAMP_EN 时，可以在 JESD204C 输出样本的 LSB 上观察 SYSREF 信号。仅在 DDC 旁路模式（即 D=1）下受支持。该位允许将 SYSREF± 用作时间戳输入。

为 CLK± 激活直流耦合低压 PECL 模式；请参阅引脚功能表。

为 SYSREF± 激活直流耦合低压 PECL 模式；请参阅引脚功能表。

该位可反转用于对齐的 SYSREF 信号。

0：ADC0（ADC1 将在 ADC0 中保留）

1：ADC1

2：ADC2（ADC1 将在 ADC2 中保留）

CAL_SOFT_TRIG 是一个软件位，可在没有硬件资源驱动 CALTRIG 时提供 CALTRIG 输入引脚的功能。对 CAL_TRIG_EN=0 进行编程，可将 CAL_SOFT_TRIG 用于校准触发。
注意：如果不需要校准触发器，则使 CAL_TRIG_EN=0 且 CAL_SOFT_TRIG=1（触发器设置为高电平）。

这些位可调节 ADC 在唤醒校准前的睡眠时间（仅在 LP_EN = 1 且 LP_TRIG = 0 时适用）。由于整体降低功耗的优势有限，因此不建议使用低于 4 的值。
0：睡眠延迟 = (2³ + 1) × 256 × t_CLK
1：睡眠延迟 = (2¹⁵ + 1) × 256 × t_CLK
2：睡眠延迟 = (2¹⁸ + 1) × 256 × t_CLK
3：睡眠延迟 = (2²¹ + 1) × 256 × t_CLK
4：睡眠延迟 = (2²⁴ + 1) × 256 × t_CLK（默认值，约 1.338 秒，时钟频率为 3.2-GHz）
5：睡眠延迟 = (2²⁷ + 1) × 256 × t_CLK
6：睡眠延迟 = (2³⁰ + 1) × 256 × t_CLK
7：睡眠延迟 = (2³³ + 1) × 256 × t_CLK

这些位可调整在 ADC 唤醒后校准 ADC 前提供的趋稳时间（仅在 LP_EN = 1 时适用）。不建议使用小于 1 的值，因为在校准开始前没有足够的时间让内核稳定下来。
0：唤醒延迟 = (2³ + 1) × 256 × t_CLK
1：唤醒延迟 = (2¹⁸ + 1) × 256 × t_CLK（默认值，约 21 毫秒，时钟频率为 3.2-GHz）
2：唤醒延迟 = (2²¹ + 1) × 256 × t_CLK
3：唤醒延迟 = (2²⁴ + 1) × 256 × t_CLK

0：ADC 睡眠持续时间由 LP_SLEEP_DLY（自主模式）设置。
1：ADC 在被触发器唤醒之前一直处于睡眠状态。当校准触发为低电平时，ADC 会被唤醒。

0：禁用低功耗后台校准（默认值）
1：启用低功耗后台校准（仅在 CAL_BG=1 时适用）。

设置该位可启用 CAL_DATA 寄存器，以启用校准数据的读取和写入；有关更多信息，请参阅 CAL_DATA 寄存器。

设置 CAL_DATA_EN 后，该寄存器的重复读取会返回 ADC 的所有校准值。该寄存器的重复写入会输入 ADC 的所有校准值。要读取校准数据，请读取寄存器 673 次。要写入此矢量、请将之前存储的校准数据写入寄存器 673 次。为了加快读取或写入操作，请设置 ADDR_HOLD = 1并使用流读取或写入过程。

重要提示：当 CAL_STOPPED = 0 会破坏校准时访问 CAL_DATA 寄存器。此外，在读取或写入 673 次之前停止此过程会使校准数据处于无效状态。

该寄存器启用 INA± 的增益修整。复位后，可以根据需要读取和调整出厂修整值。使用 FS_RANGE_A 调整 INA± 的模拟满量程电压 (Vfs)。

该寄存器启用 INB± 的增益修整。复位后，可以根据需要读取和调整出厂修整值。使用 FS_RANGE_B 调整 INB± 的模拟满量程电压 (Vfs)。

该寄存器可修整内部带隙基准。复位后，可以根据需要读取和调整出厂修整值。

该寄存器可控制 INA± ADC 输入终端修整。复位后，可以根据需要读取和调整出厂修整值。

该寄存器可控制 INB± ADC 输入终端修整。复位后，可以根据需要读取和调整出厂修整值。

在消减抖动信号时，可能会出现小的舍入误差。可选择误差选择以略微降低 SNR，或略微增加直流偏移和 FS/2 杂散。此外，在单通道模式下，FS/4 杂散也将略有增加。
0：舍入误差会降低 SNR
1：舍入误差会降低直流偏移、FS/2 杂散和 FS/4 杂散

0：小抖动可获得更好的 SNR（默认值）
1：大抖动可获得更好的杂散性能

设置此位以启用 ADC 抖动。抖动可以提高杂散性能，但代价是 SNR 略有下降。抖动幅度 (ADC_DITH_AMP) 可用于进一步权衡 SNR 和杂散性能。

设置后，时间戳信号可在输出样本的 LSB 上传输。时间戳信号的延迟（在整个芯片上）与模拟 ADC 输入的延迟相匹配。使用 TIME_STAMP_EN 时，还请设置 SYNC_RECV_EN。

注 1：在 8 位模式下，将控制位置于 8 位样本的 LSB 上（留下 7 位样本数据）。如果为 12 数据配置器件，将控制位置于 12 位数据的 LSB 上（留下 11 位样本数据）。
注释 2：该寄存器启用的控制位绝不会在 ILA 中广播（在 ILA 中 CS 为 0）。

0：禁用 JESD204C 接口
1：启用 JESD204C 接口

注意：在更改其他 JESD204C 寄存器之前，必须清零 JESD_EN。当 JESD_EN 为 0 时，该块保持复位状态，串行器断电。时钟关闭以省电。LMFC/LEMC 计数器也保持在复位状态，因此 SYSREF 不会对齐 LMFC/LEMC。

注释 2：在设置 JESD_EN 之前，务必设置 CAL_EN。
注释 3：在清零 CAL_EN 之前，务必清零 JESD_EN。

K 表示每个多帧的帧数，该寄存器必须编程为 K-1。根据 JMODE 设置，K 的合法值受到约束（请参阅 KR）。
默认值为 KM1=31，对应于 K=32。

注释：对于使用 64B/66B 链路层的模式，KM1 寄存器将被忽略，K 的值由 JMODE 确定。K 的有效值为 256*E/F。

注意：仅当 JESD_EN 为 0 时，才应更改该寄存器。

将该位设置为 0 以请求 JESD204C 同步（相当于使 SYNC~ 信号生效）。正常运行时，将该位设置为 1。

注意：无论 SYNC_SEL 寄存器如何设置，JSYNC_N 寄存器始终可以生成同步请求。然而，如果所选 SYNC 引脚保持低电平，则除非对 SYNC_SEL=2 进行编程、否则无法将同步请求取消置位。

0：正常通道映射（默认）。链路 A 使用通道 DA0 至 DA3，链路 B 使用通道 DB0 至 DB3。其他通道断电。
1：备用通道映射（使用上部通道）。链路 A 使用通道 DA4 至 DA7，链路 B 使用通道 DB4 至 DB7。通道 DA0 至 DA3 和 DB0 至 DB3 断电。

注释：只有在 JMODE 选择使用 8 个或更少通道的模式时，才支持此选项。对于不满足该要求的模式，该行为未定义。

0：使用 SYNC~ 功能的 SYNCSE 输入（默认值）
1：使用 TMSTP 输入来实现 SYNC~ 功能。还必须设置 TMSTP_RECV_EN。
2：请勿使用任何 SYNC 输入引脚（通过 JSYNC_N 使用软件 SYNC~）

JESD204C 样本的输出样本格式
0：偏移二进制
1：有符号的二进制补码（默认）

0：8B/10B 扰频器已禁用（仅适用于 8B/10B 模式）
1：8b/10b 扰频器已启用（默认）

注释 1：64B/66B 模式始终使用扰频。该寄存器不适用于 64B/66B 模式。

注释 2：仅当 JESD_EN 为 0 时，才应更改该寄存器。

0：测试模式已禁用。正常运行（默认）
1：PRBS7 测试模式
2：PRBS15 测试模式
3：PRBS23 测试模式
4：斜坡测试模式
5：传输层测试模式
6：D21.5 测试模式
7：K28.5 测试模式*
8：重复的 ILA 测试模式*
9 ：修改的 RPAT 测试模式*
10：串行输出保持低电平
11：串行输出保持高电平
12：保留
13：PRBS9 测试模式
14：PRBS31 测试模式
15：时钟测试模式 (0x00FF)
16：K28.7 测试模式*
17-31：保留

*只有在 JMODE 选择使用 8b/10b 编码的模式时，才支持这些测试模式。
注释：仅当 JESD_EN 为 0 时，才应更改该寄存器。

指定在 JESD204B ILA 的第二个多帧期间传输的 DID（器件 ID）值。链路 A 将传输 DID，链路 B 将传输 DID+1。位 0 被忽略，并且始终返回 0（如果对奇数进行编程、它将递减至偶数）。

注释：仅当 JESD_EN 为 0 时，才应更改该寄存器。

指定用于表示帧结束的逗号字符。该字符随机传输。这只适用于使用 8B/10B 编码的模式。
0：使用 K28.7（默认值）（符合 JESD204C）
1：使用 K28.1 (不符合 JESD204C）
2：使用 K28.5 (不符合 JESD204C）
3：保留

当使用 JESD204C 接收器时，始终使用 FCHAR=0。
当使用通用 8B/10B 接收器时，K28.7 字符可能会导致问题。当 K28.7 与某些数据字符组合时，可能会出现错误、未对齐的逗号字符，而且某些接收器会重新对齐到错误的逗号。为避免这种情况，应将 FCHAR 编程为 1 或 2。

注意：仅当 JESD_EN 为 0 时，才应更改该寄存器。

设置后，表示 JESD204C 链路已启动。

返回 JESD204C SYNC~ 信号的状态。
0：SYNC~ 置为有效
1：SYNC~ 置为无效

当为高电平时，表示数字块时钟、帧时钟或多帧 (LMFC) 时钟相位由 SYSREF 重新对齐。向该位写入“1”将使其清零。

当该位为高电平时，表示 SYSREF 已建立多帧 (LMFC) 时钟相位。启用 JESD204B 编码器后的第一个 SYSREF 事件将设置该位。向该位写入“1”将使其清零。

当为高电平时，表示串行器 PLL 已锁定。

设置后，“B” ADC 通道断电。与 “B” ADC 通道绑定的数字通道也会断电（请参阅 DIG_BIND）。

重要说明：
1.在更改 PD_CH 之前，必须设置 JESD_EN=0。
2.要关闭两个 ADC 通道，请使用 MODE 寄存器。
3.如果两个通道都断电，则整个 JESD204C 子系统（包括串行器 PLL 和 LMFC）断电。
4.如果所选的 JESD204C 模式在链路 A 上发送 A 和 B 数据，并且 B 数字通道被禁用，则链路 A 保持正常运行，但 B 通道样本未定义。为了在前台校准模式下正常运行，应将 CAL_CFG 寄存器中的 ADC_OFF 编程为 0x1。

设置后，“A” ADC 通道断电。与 “A” ADC 通道绑定的数字通道也会断电（请参阅 DIG_BIND）。

重要说明：
1.在更改 PD_CH 之前，必须设置 JESD_EN=0。
2.要关闭两个 ADC 通道，请使用 MODE 寄存器。
3.如果两个通道都断电，则整个 JESD204C 子系统（包括串行器 PLL 和 LMFC）断电。
4.如果所选的 JESD204C 模式在链路 A 上发送 A 和 B 数据，并且 B 数字通道被禁用，则链路 A 保持正常运行，但 B 通道样本未定义。为了在前台校准模式下正常运行，应将 CAL_CFG 寄存器中的 ADC_OFF 编程为 0x1。

对这些寄存器位进行编程以启用额外的通道（即使选定的 JMODE 不要求禁用这些通道）。EXTRA_LANE_A(n) 启用 An（n=1 至 7）。该寄存器会启用受影响通道的链路层时钟。要启用额外的串行化，请设置 EXTRA_SER_A=1。

0：仅启用额外通道的链路层时钟。
1：启用额外通道的串行器（以及链路层时钟）。使用此模式可传输额外通道的数据。

重要说明：
1.仅当 JESD_EN 为 0，才应更改该寄存器。
2. 额外通道的比特率和模式由 JMODE 和 JTEST 设置（参阅下文的异常）
3.如果此寄存器启用了某个通道（未通过 JMODE 启用），并且 JTEST 为 0 或 5，则额外通道将使用八位位组斜坡（与 JTEST=4相同）。
4. 此寄存器不会覆盖 PD_CH 寄存器，因此请确保链路已启用以使用此功能。
5.要启用串行器"n"，还必须启用编号较低的通道 0 至 n-1，否则串行器"n"将不接收时钟。

对这些寄存器位进行编程以启用额外的通道（即使选定的 JMODE 不要求禁用这些通道）。EXTRA_LANE_B(n) 启用 Bn（n=1 至 7）。该寄存器会启用受影响通道的链路层时钟。要启用额外的串行化，请设置 EXTRA_SER_B=1。

0：仅启用额外通道的链路层时钟。
1：启用额外通道的串行器（以及链路层时钟）。使用此模式可传输额外通道的数据。

重要说明：
1.仅当 JESD_EN 为 0，才应更改该寄存器。
2.额外通道的比特率和模式由 JMODE 和 JTEST 设置（参阅下文的异常）
3.如果此寄存器启用了某个通道（未通过 JMODE 启用），并且 JTEST 为 0 或 5，则额外通道将使用八位位组斜坡（与 JTEST=4相同）。
4.此寄存器不会覆盖 PD_CH 寄存器，因此请确保链路已启用以使用此功能。
5.要启用串行器"n"，还必须启用编号较低的通道 0 至 n-1，否则串行器"n"将不接收时钟。

为 64b/66b 同步字（每个多块 32 位数据）选择模式。这仅在 JMODE 选择 64b/66b 模式时适用。

0：发送 CRC-12 信号（默认设置）
1：保留
2：传输 FEC 信号
3：保留

注意：该器件不支持任何 JESD204C 命令特性。所有命令字段都将设置为零（空闲标头）。
注意：仅当 JESD_EN 为 0 时，才应更改该寄存器。

DDC 增益控制。
0：DDC 滤波器的增益为 0dB（默认）。
1：DDC 滤波器的增益为 6.02dB。仅当您您确定您的输入信号的负图像 DDC 滤除时才使用该设置，否则可能会发生削波。

该参数可定义导致设置控制位 0 的绝对采样电平。控制位 0 连接到 DDC I 输出样本。以 dBFS（峰值）为单位的检测电平为 20log10 (OVR_T0/256)（默认值：0xF2 = 242-> -0.5dBFS）

该参数可定义导致设置控制位 1 的绝对采样电平。控制位 1 连接到 DDC Q 输出样本。以 dBFS（峰值）为单位的检测电平为 20log10 (OVR_T1/256)（默认值：0xAB = 171 -> -3.5dBFS）

设置为高电平时，可启用超范围状态输出引脚。当 OVR_EN 设置为低电平时，ORA0、ORA1、ORB0 和 ORB1 输出保持低电平状态。该寄存器仅影响超范围输出引脚 (ORxx)。传输超范围位的 JESD204C 模式不受该寄存器影响。

对该寄存器进行编程，可调整 ORA0/1 和 ORB0/1 输出的脉冲扩展。超范围输出的最小脉冲持续时间为 8 * 2^OVR_N DEVCLK 周期。将该字段递增会使监控周期加倍。

该寄存器设置 DDC 块中使用的 NCO 频率的选择模式。DDC A 的 NCO 频率和相位由 FREQAx 和 PHASEAx 寄存器设置，DDC B 的 NCO 频率和相位由 FREQBx 和 PHASEBx 寄存器设置，其中 x 是配置预设（0 至 3）。在单通道模式下，双通道模式下 DDC A 的 NCO 选择方法用于设置单通道 DDC 的 NCO。

0：使用 CSEL 寄存器选择 DDC A 和 DDC B 的有效 NCO 配置预设
1：使用 NCOA[1:0] 引脚选择 DDC A 的有效 NCO 配置预设，使用 NCOB[1:0] 引脚选择 DDC B 的有效 NCO 配置预设
2：使用 NCOA [1:0] 引脚选择 DDC A 和 DDC B 的有效 NCO 配置预设
3：RESERVED

当 CMODE=0 时，该寄存器用于选择单通道模式下 DDC B 的有效 NCO 配置预设，该寄存器被忽略，必须改用 CSELA。

当 CMODE=0 时，该寄存器用于选择 DDC A 的有效 NCO 配置预设。示例：如果 CSELA=0，则 FREQA0 和 PHASEA0 为有效设置。如果 CSELA=1，则 FREQA1 和 PHASEA1 为有效设置。

在单通道模式下，CSELA 为 DDC 选择 NCO 频率。

数字通道 B 输入选择：
0：数字通道 B 从 ADC 通道 A 接收数据
1：数字通道 B 从 ADC 通道 B 接收数据（默认）

数字通道 A 输入选择：
0：数字通道 A 从 ADC 通道 A 接收数据（默认）
1：数字通道 A 从 ADC 通道 B 接收数据

注释 1：使用单通道模式时，必须始终使用 DIG_BIND 的默认设置，否则器件将无法正常工作。
注释 2：在更改 DIG_BIND 之前，必须设置 JESD_EN=0 和 CAL_EN=0。
注释 3：DIG_BIND 设置与 PD_ACH/PD_BCH 结合使用，以确定数字通道是否断电。当数字通道（和链路）所绑定 ADC 通道断电（通过 PD_ACH/PD_BCH）时，每个数字通道（和链路）都会断电。

有时，32位 NCO 频率字不提供所需的频率步长，只能近似得出所需的频率。这会导致频率误差。使用该寄存器可消除频率误差。

默认值 0 禁用参考除数，NCO 作为传统的 32 位 NCO 运行。

不支持会为 NCO_RDIV 产生分数值的 FS 和 FSTEP 的任何组合。大于 8192 的 NCO_RDIV 值会降低 NCO 的 SFDR 性能，不建议使用。该寄存器用于所有 NCO 配置预设。

该位设置后，会在 SYNC~信号上升沿之后立即在 LMFC/LEMC 边界上初始化 NCO 相位（默认）。此功能适用于 8B/10B 和 64B/66B 模式。此功能可用于精确对齐多个 ADC 中的 NCO 相位。在64B/66B 模式下，SYNC~仅用于此目的，不会影响链路运行。

在将 "0” 写入该位，然后将 "1” 写入该位之后，下一个 SYSREF 上升沿将初始化 NCO 相位。SYSREF 初始化 NCO 相位后，除非再次向该位写入 "0” 和 "1"，否则 NCO 不会在未来的 SYSREF 边沿上重新初始化。

使用此功能可在多个器件中对齐 NCO（无需重新启动 JESD 链接）。
1.确保器件上电，JESD_EN 已设置，器件时钟正在运行。
2.确保 SYSREF 已禁用（不切换）。
3.在所有器件上对 NCO_SYNC_ILA=0 进行编程。
4.在所有器件上写入 NCO_SYNC_NEXT=0。
5.在所有器件上写入 NCO_SYNC_NEXT=1。NCO 同步已配置。
6.指示 SYSREF 源生成 1 个或多个 SYSREF 脉冲。
7.所有器件都将使用第一个 SYSREF 上升沿初始化其 NCO。

以下说明适用于 FREQA0 至 FREQA3 和 FREQB0 至 FREQB3。

NCO 频率 (F_NCO) 为：
F_NCO = (FREQA0 * 2^-32) * F_ADC
F_ADC 是 ADC 的采样频率。FREQA0 是该寄存器的整数值。该寄存器可以解释为有符号或无符号（两种解释均有效）。

使用该公式确定要编程的值：
FREQA0 = 2³² * F_NCO /F_S

如果公式不产生整数值，您必须选择备用频率步进 (FSTEP)，并对 NCO_RDIV 寄存器进行编程。然后使用这些公式之一计算 FREQA0：
FREQA0 = round(2³² * F_NCO/F_S)
FREQA0 = round(2²⁵ * F_NCO/F_STEP/NCO_RDIV)

在 NCO 同步后，在该寄存器运行时更改寄存器，将导致非确定性 NCO 相位。如果需要确定性相位，则应在更改该寄存器后重新同步 NCO。

配置预设 0 的 NCO 相位。该值左对齐到 32 位字段中，然后添加到相位累加器。相位（以弧度为单位）为 PHASEA0 * 2^-16 * 2π。该寄存器可以解释为有符号或无符号。

通道 A 的 NCO 频率，NCO 预设 1

通道 A 的 NCO 相位，预设 1

通道 A 的 NCO 频率，NCO 预设 2

通道 A 的 NCO 相位，预设 2

通道 A 的 NCO 频率，NCO 预设 3

通道 A 的 NCO 相位，预设 3

通道 B 的 NCO 频率，NCO 预设 0。
注释：如果 ADC 处于 DES 模式，则通道 B 的 NCO 频率和相位设置被忽略。仅将 NCO 频率和相位寄存器用于通道 A。

通道 B 的 NCO 相位，预设 0

通道 B 的 NCO 频率，NCO 预设 1

通道 B 的 NCO 相位，预设 1

通道 B 的 NCO 频率，NCO 预设 2

通道 B 的 NCO 相位，预设 2

通道 B 的 NCO 频率，NCO 预设 3

通道 B 的 NCO 相位，预设 3

SPIN 识别值：

0：ADC12DJ5200RF

1：ADC12DJ5200-EP

2：ADC12DJ4000RF

3：ADC12DJ5200SE

4：ADC12DJ5200RF（ZEG 封装）

6：ADC12DJ4000 RF（ZEG 封装）

7：ADC12DJ5200-SP

10：ADC08DJ5200RF

设置后，VD11 上的噪声被抑制。建议使用该设置，因为它可以减少从数字电路到模拟时钟的噪声耦合，但代价是功耗略微增加。

0：SYSREF 校准已禁用。使用 TAD 寄存器手动控制 tad[16:0] 输出并调整 DEVCLK 延迟。（默认值）
1：SYSREF 校准已启用。DEVCLK 延迟经过自动校准。TAD 寄存器被忽略。

SRC_EN 上的 0 至 1 转换将启动 SYSREF 校准序列。在设置 SRC_EN 之前对 SRC_CFG 进行编程。在设置 SRC_EN 之前，确保当前未运行 ADC 校准。

指定用于 SYSREF 校准的平均值计算量。大值会增加校准时间并减少校准值的变化。
0：4 个平均值
1：16 个平均值
2：64 个平均值
3：256 样本均值计算

指定用于 SYSREF 校准的每个高速累加的持续时间。如果 SYSREF 周期超过支持的值，校准将失败。大值会增加校准时间并支持更长的 SYSREF 周期。对于给定的 SYSREF 周期，大值也会降低校准值的变化。
0：每次累加 4 个周期，最大 SYSREF 周期为 128 个 DEVCLK 周期
1：每次累加 16 个周期，最大 SYSREF 周期为 1664 个 DEVCLK 周期
2：每次累加 64 个周期，最大 SYSREF 周期为 7808 个 DEVCLK 周期
3：每次累积 256 个周期，最大 SYSREF 周期为 32384 个 DEVCLK 周期

SYSREF 校准的最大持续时间受以下条件的限制：TSYSREFCAL（以 DEVCLK 周期为单位） = 384 * 19 * 4^(SRC_AVG + SRC_HDUR + 2)

当 SRC_EN=1 且 SYSREF 校准完成时，该位返回“1”。

该字段返回由 SYSREF 校准计算出的 TAD[16:0] 值。仅当 SRC_DONE=1 时，该字段才有效。

SRC_TAD[16] 指示 DEVCLK 是否已反转。
SRC_TAD[15:8] 指示粗延迟调整。
SRC_TAD[7:0] 指示精细延迟调整。