ZHCSQC0C June   2022  – April 2025 ADC12DJ5200-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：交流规格（双通道模式）
    8. 5.8  电气特性：交流规格（单通道模式）
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  器件比较
      2. 6.3.2  模拟输入
        1. 6.3.2.1 模拟输入保护
        2. 6.3.2.2 满量程电压 (VFS) 调整
        3. 6.3.2.3 模拟输入失调电压调整
      3. 6.3.3  ADC 内核
        1. 6.3.3.1 ADC 工作原理
        2. 6.3.3.2 ADC 内核校准
        3. 6.3.3.3 模拟基准电压
        4. 6.3.3.4 ADC 超范围检测
        5. 6.3.3.5 误码率 (CER)
      4. 6.3.4  温度监测二极管
      5. 6.3.5  时间戳
      6. 6.3.6  时钟
        1. 6.3.6.1 无噪声孔径延迟调节（tAD 调节）
        2. 6.3.6.2 孔径延迟斜坡控制 (TAD_RAMP)
        3. 6.3.6.3 用于多器件同步和确定性延迟的 SYSREF 采集
          1. 6.3.6.3.1 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
          2. 6.3.6.3.2 自动 SYSREF 校准
      7. 6.3.7  可编程 FIR 滤波器 (PFIR)
        1. 6.3.7.1 双通道均衡
        2. 6.3.7.2 单通道均衡
        3. 6.3.7.3 时变滤波器
      8. 6.3.8  数字下变频器 (DDC)
        1. 6.3.8.1 舍入和饱和
        2. 6.3.8.2 数控振荡器和复频混频器
          1. 6.3.8.2.1 NCO 快速跳频 (FFH)
          2. 6.3.8.2.2 NCO 选择
          3. 6.3.8.2.3 基本 NCO 频率设置模式
          4. 6.3.8.2.4 合理 NCO 频率设置模式
          5. 6.3.8.2.5 NCO 相位偏移设置
          6. 6.3.8.2.6 NCO 相位同步
        3. 6.3.8.3 抽取滤波器
        4. 6.3.8.4 输出数据格式
        5. 6.3.8.5 抽取设置
          1. 6.3.8.5.1 抽取因子
          2. 6.3.8.5.2 DDC 增益提升
      9. 6.3.9  JESD204C 接口
        1. 6.3.9.1 传输层
        2. 6.3.9.2 扰频器
        3. 6.3.9.3 链路层
        4. 6.3.9.4 8B/10B 链路层
          1. 6.3.9.4.1 数据编码 (8B/10B)
          2. 6.3.9.4.2 多帧和本地多帧时钟 (LMFC)
          3. 6.3.9.4.3 代码组同步 (CGS)
          4. 6.3.9.4.4 初始通道对齐序列 (ILAS)
          5. 6.3.9.4.5 帧和多帧监控
        5. 6.3.9.5 64B/66B 链路层
          1. 6.3.9.5.1 64B/66B 编码
          2. 6.3.9.5.2 多块、扩展多块和本地扩展多块时钟 (LEMC)
          3. 6.3.9.5.3 使用同步报头的模块、多块和扩展多块对齐
            1. 6.3.9.5.3.1 循环冗余校验 (CRC) 模式
            2. 6.3.9.5.3.2 正向纠错 (FEC) 模式
          4. 6.3.9.5.4 初始通道对齐
          5. 6.3.9.5.5 模块、多块和扩展多块对齐监控
        6. 6.3.9.6 物理层
          1. 6.3.9.6.1 串行器/解串器预加重功能
        7. 6.3.9.7 JESD204C 启用
        8. 6.3.9.8 多器件同步和确定性延迟
        9. 6.3.9.9 在子类 0 系统中运行
      10. 6.3.10 报警监控
        1. 6.3.10.1 时钟翻转检测
        2. 6.3.10.2 FIFO 翻转检测
    4. 6.4 器件功能模式
      1. 6.4.1 双通道模式
      2. 6.4.2 单通道模式（DES 模式）
      3. 6.4.3 双输入单通道模式（双 DES 模式）
      4. 6.4.4 JESD204C 模式
        1. 6.4.4.1 JESD204C 工作模式表
        2. 6.4.4.2 JESD204C 模式（续）
        3. 6.4.4.3 JESD204C 传输层数据格式
        4. 6.4.4.4 64B/66B 同步报头流配置
      5. 6.4.5 断电模式
      6. 6.4.6 测试模式
        1. 6.4.6.1 串行器测试模式详细信息
        2. 6.4.6.2 PRBS 测试模式
        3. 6.4.6.3 时钟图形模式
        4. 6.4.6.4 斜坡测试模式
        5. 6.4.6.5 近程和远程传输测试模式
          1. 6.4.6.5.1 近程传输测试模式
        6. 6.4.6.6 D21.5 测试模式
        7. 6.4.6.7 K28.5 测试模式
        8. 6.4.6.8 重复 ILA 测试模式
        9. 6.4.6.9 修改的 RPAT 测试模式
      7. 6.4.7 校准模式和修整
        1. 6.4.7.1 前台校准模式
        2. 6.4.7.2 后台校准模式
        3. 6.4.7.3 低功耗后台校准 (LPBG) 模式
      8. 6.4.8 偏移校准
      9. 6.4.9 修整
    5. 6.5 编程
      1. 6.5.1 使用串行接口
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 流模式
    6. 6.6 SPI 寄存器映射
  8. 7 应用信息免责声明
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 宽带射频采样接收器
        1. 7.2.1.1 设计要求
          1. 7.2.1.1.1 输入信号路径
          2. 7.2.1.1.2 时钟
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 计算交流耦合电容的值
      2. 7.2.2 可重新配置的双通道 5 GSPS 或单通道 10 Gsps 示波器
        1. 7.2.2.1 设计要求
          1. 7.2.2.1.1 输入信号路径
          2. 7.2.2.1.2 时钟
          3. 7.2.2.1.3 ADC12DJ5200-SP 示波器应用
    3. 7.3 初始化设置
    4. 7.4 电源相关建议
      1. 7.4.1 电源时序
    5. 7.5 布局
      1. 7.5.1 布局指南
      2. 7.5.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.3.5 误码率 (CER)

ADC 内核可能会在样本中产生位误差，通常称为代码误差 (CER) 或称为闪码，这是由不理想的比较器限制引起的元稳定性导致的。该器件使用独特的 ADC 架构，与传统管道、闪存或逐次逼近型寄存器 (SAR) ADC 相比，该架构本身能显著改善代码误差率。在等效采样率下，该器件的代码误差率比其他架构可实现的误差率高出多个数量级，从而显著提高了信号可靠性。