ZHCSH90A January 2015 – December 2017 VSP5324-Q1
PRODUCTION DATA.
This is an output interface mode register.
D15 | D14 | D13 | D12 | D11 | D10 | D9 | D8 |
X | |||||||
R/W- | |||||||
D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
X | DATA_RATE[1:0] | ||||||
R/W- | R/W- |
Bit | Field | Type | Reset | Description |
---|---|---|---|---|
D15-D2 | X | R/W | 0 | Don't care bits |
D1-D0 | DATA_RATE[1:0] | R/W | 0 | Clock rate selection These bits select the output frame clock rate. (Default = 0) |