ZHCABZ5A November   2021  – December 2022 TMS320F2800132 , TMS320F2800133 , TMS320F2800135 , TMS320F2800137 , TMS320F2800152-Q1 , TMS320F2800153-Q1 , TMS320F2800154-Q1 , TMS320F2800155 , TMS320F2800155-Q1 , TMS320F2800156-Q1 , TMS320F2800157 , TMS320F2800157-Q1 , TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

 

  1.   F2800x 器件的硬件设计指南
  2.   商标
  3. 1引言
  4. 2典型的 F2800x 系统方框图
  5. 3原理图设计
    1. 3.1 封装和器件决策
      1. 3.1.1 F2800x 器件
        1. 3.1.1.1 TMS320F28004x
        2. 3.1.1.2 TMS320F28002x
        3. 3.1.1.3 TMS320F28003x
        4. 3.1.1.4 TMS320F280013x
      2. 3.1.2 迁移指南
      3. 3.1.3 引脚复用 (PinMux) 工具
      4. 3.1.4 可配置逻辑块
    2. 3.2 数字 IO
      1. 3.2.1 通用输入/输出
      2. 3.2.2 集成外设和 X-BAR
      3. 3.2.3 控制外设
      4. 3.2.4 通信外设
      5. 3.2.5 引导引脚和引导外设
    3. 3.3 模拟 IO
      1. 3.3.1 模拟外设
      2. 3.3.2 选择模拟引脚
      3. 3.3.3 内部与外部模拟基准
      4. 3.3.4 ADC 输入
      5. 3.3.5 驱动选项
      6. 3.3.6 低通/抗混叠滤波器
    4. 3.4 电源
      1. 3.4.1 电源要求
      2. 3.4.2 电源时序
      3. 3.4.3 VDD 稳压器
        1. 3.4.3.1 内部与外部稳压器
        2. 3.4.3.2 内部 LDO 与内部直流/直流稳压器
      4. 3.4.4 功耗
      5. 3.4.5 功率计算
    5. 3.5 XRSn 和系统复位
    6. 3.6 计时
      1. 3.6.1 内部与外部振荡器
    7. 3.7 调试和仿真
      1. 3.7.1 JTAG/cJTAG
      2. 3.7.2 调试探针
    8. 3.8 未使用的引脚
  6. 4PCB 布局设计
    1. 4.1 布局设计概述
      1. 4.1.1 建议的布局实践
      2. 4.1.2 电路板尺寸
      3. 4.1.3 层堆叠
    2. 4.2 建议的电路板布局布线
    3. 4.3 放置元件
      1. 4.3.1 电力电子元件注意事项
    4. 4.4 接地层
    5. 4.5 模拟和数字分离
    6. 4.6 信号布线的引线和过孔
    7. 4.7 散热注意事项
  7. 5EOS、EMI/EMC 和 ESD 注意事项
    1. 5.1 电气过载
    2. 5.2 电磁干扰和电磁兼容性
    3. 5.3 静电放电
  8. 6最终详细信息和检查清单
  9. 7参考文献
  10. 8修订历史记录

3.4.2 电源时序

F2800x 器件只需要满足几个要求即可确保正确的电源时序。在为器件供电之前，请确保没有任何数字引脚上施加比 VDDIO 高 0.3V 以上的电压；同样，请确保没有任何模拟引脚上施加比 VDDA 高 0.3V 以上的电压。对于这些相应的引脚，还应确保不施加低于 VSS 和 VSSA 0.3V 的电压。所有 3.3V 电源引脚（VDDIO、VDDIO_SW（在 F28004x 上）和 VDDA）应一起上电，并在正常运行期间彼此相差不超过 0.3V。

如果不满足上述电压要求，ADC 输入可能会损坏。在有可能在 ADC 引脚上驱动高于 VDDA 的电压的情况下，应注意隔离信号。这可以通过使用由 VDDA 供电的运算放大器缓冲信号或使用由 C28x 内核控制的使能来实现。可使用模拟多路复用器或开关来代替运算放大器缓冲器。这些设计的一个替代方案是在引脚上设计电流限制，同时牢记器件特定数据表中列出的最大钳位电流。

当使用内部 VREG 时，VDD 时序要求由器件处理。对于具有 VREGENZ 的器件，内部 VREG 模式对应于 VREGENZ 连接到 VSS 的情况。不过，当在没有电源管理模块 (PMM)（例如 F28004x）的器件上从外部提供 VDD（VREGENZ 连接到 VDDIO）时，请确保 VDD 与 3.3V 电源一起上电。因此，当 VDD 关闭时，不应为 VDDIO 供电。在斜升期间，VDD 应保持不高于 VDDIO 加 0.3V。

在具有 PMM 的器件（例如 F28003x）上，VDD 可以在 VDDIO 之后加电，这意味着 VDD 和 VDDIO 不必同时加电。有关电源时序要求的更多信息，请参阅器件特定数据表中的电源时序 部分。