ZHCSYD5A June   2025  – April 2026 DAC39RF20

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 接口时序图
    11. 6.11 典型特性：直流线性度、输出功率和串扰
    12. 6.12 典型特性：单音光谱
    13. 6.13 典型特性：相位、振幅噪声和时钟延迟
    14. 6.14 典型特性：单音线性度
    15. 6.15 典型特性：功率和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RF 模式
        3. 7.3.1.3 DES 模式
      2. 7.3.2  DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3  DEM 和抖动
      4. 7.3.4  偏移量调整
      5. 7.3.5  时钟子系统
        1. 7.3.5.1 转换器锁相环 (CPLL)
        2. 7.3.5.2 时钟和 SYSREF 延迟
        3. 7.3.5.3 SYSREF 采集和监控
          1. 7.3.5.3.1 SYSREF 频率要求
          2. 7.3.5.3.2 用于完全对齐的 SYSREF 脉冲
          3. 7.3.5.3.3 自动 SYSREF 校准和跟踪
            1. 7.3.5.3.3.1 SYSREF 自动校准过程
            2. 7.3.5.3.3.2 多器件对齐
            3. 7.3.5.3.3.3 校准失败
            4. 7.3.5.3.3.4 SYSREF 跟踪
        4. 7.3.5.4 触发时钟
      6. 7.3.6  数字信号处理块
        1. 7.3.6.1  旁路模式
        2. 7.3.6.2  DUC 模式
          1. 7.3.6.2.1 数字上变频器 (DUC)
            1. 7.3.6.2.1.1 内插滤波器
            2. 7.3.6.2.1.2 数控振荡器 (NCO)
              1. 7.3.6.2.1.2.1 相位连续 NCO 更新模式
              2. 7.3.6.2.1.2.2 相位同调 NCO 更新模式
              3. 7.3.6.2.1.2.3 相位同步 NCO 更新模式
              4. 7.3.6.2.1.2.4 NCO 同步
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同步
        3. 7.3.6.3  DDS SPI 模式
        4. 7.3.6.4  DDS 矢量模式
          1. 7.3.6.4.1 二阶振幅支持
          2. 7.3.6.4.2 矢量顺序和对称矢量模式
          3. 7.3.6.4.3 初始启动
          4. 7.3.6.4.4 触发队列
          5. 7.3.6.4.5 触发突发
          6. 7.3.6.4.6 保持模式
          7. 7.3.6.4.7 索引模式
          8. 7.3.6.4.8 索引模式中的已排队或突发触发
          9. 7.3.6.4.9 启用 DDS 时写入矢量
        5. 7.3.6.5  DDS 流模式
        6. 7.3.6.6  DSP 触发
          1. 7.3.6.6.1 触发延迟
        7. 7.3.6.7  NCO 方波模式
          1. 7.3.6.7.1 方波启用
        8. 7.3.6.8  DSP 静音功能
        9. 7.3.6.9  DSP 输出增益
        10. 7.3.6.10 复杂输出支持
        11. 7.3.6.11 通道接合器
        12. 7.3.6.12 可设定 FIR 滤波器
          1. 7.3.6.12.1 PFIR 系数
          2. 7.3.6.12.2 PFIR 反射消除模式
          3. 7.3.6.12.3 PFIR 节能
          4. 7.3.6.12.4 PFIR 使用情况
        13. 7.3.6.13 DES 内插器
          1. 7.3.6.13.1 DAC 静音功能
      7. 7.3.7  串行器/解串器物理层
        1. 7.3.7.1 串行器/解串器 PLL
          1. 7.3.7.1.1 启用串行器/解串器 PLL
          2. 7.3.7.1.2 参考时钟
          3. 7.3.7.1.3 PLL VCO 校准
          4. 7.3.7.1.4 串行器/解串器 PLL 环路带宽
        2. 7.3.7.2 串行器/解串器接收器
          1. 7.3.7.2.1 串行器/解串器数据速率选择
          2. 7.3.7.2.2 串行器/解串器接收器端接
          3. 7.3.7.2.3 串行器/解串器接收器极性
          4. 7.3.7.2.4 串行器/解串器时钟数据恢复
          5. 7.3.7.2.5 串行器/解串器均衡器
            1. 7.3.7.2.5.1 自适应均衡
            2. 7.3.7.2.5.2 固定均衡
            3. 7.3.7.2.5.3 前标和后标分析
          6. 7.3.7.2.6 串行器/解串器接收器眼图扫描
            1. 7.3.7.2.6.1 Eyescan 程序
            2. 7.3.7.2.6.2 构建眼图
        3. 7.3.7.3 串行器/解串器 PHY 状态
      8. 7.3.8  JESD204C 接口
        1. 7.3.8.1 偏离 JESD204C 标准
        2. 7.3.8.2 链路层
          1. 7.3.8.2.1 串行器/解串器纵横制
          2. 7.3.8.2.2 误码率测试仪
          3. 7.3.8.2.3 扰频器和解码器
          4. 7.3.8.2.4 64b 和 66b 解码链路层
            1. 7.3.8.2.4.1 同步报头对齐
            2. 7.3.8.2.4.2 扩展多块对齐
            3. 7.3.8.2.4.3 数据完整性
          5. 7.3.8.2.5 8B 和 10B 编码链路层
            1. 7.3.8.2.5.1 代码组同步 (CGS)
            2. 7.3.8.2.5.2 初始通道对齐序列 (ILAS)
            3. 7.3.8.2.5.3 多帧和本地多帧时钟 (LMFC)
            4. 7.3.8.2.5.4 帧和多帧监控
            5. 7.3.8.2.5.5 链路重新启动
            6. 7.3.8.2.5.6 链路错误报告
            7. 7.3.8.2.5.7 看门狗计时器 (JTIMER)
        3. 7.3.8.3 子类 1 模式下需要 SYSREF 对齐
        4. 7.3.8.4 传输层
        5. 7.3.8.5 JESD204C 调试捕获 (JCAP)
          1. 7.3.8.5.1 物理层调试捕获
          2. 7.3.8.5.2 链路层调试捕获
          3. 7.3.8.5.3 传输层调试捕获
        6. 7.3.8.6 JESD204C 接口模式
          1. 7.3.8.6.1 JESD204C 格式图
            1. 7.3.8.6.1.1 16 位格式
            2. 7.3.8.6.1.2 12 位格式
            3. 7.3.8.6.1.3 8 位格式
          2. 7.3.8.6.2 DUC 和 DDS 模式
      9. 7.3.9  数据路径延迟
      10. 7.3.10 多器件同步和确定性延迟
        1. 7.3.10.1 对 RBD 进行编程
        2. 7.3.10.2 多帧长度小于 32 个八字节（256 字节）
        3. 7.3.10.3 用于确定 RBD 值的建议算法
        4. 7.3.10.4 在子类 0 系统中运行
      11. 7.3.11 链路复位
      12. 7.3.12 生成警报
        1. 7.3.12.1 超范围检测
        2. 7.3.12.2 超范围屏蔽
      13. 7.3.13 静音功能
        1. 7.3.13.1 报警数据路径静音
        2. 7.3.13.2 发送启用
    4. 7.4 器件功能模式
      1. 7.4.1 电源模式
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
  9. 8 寄存器映射
    1. 8.1  Standard_SPI-3.1 寄存器
    2. 8.2  系统寄存器
    3. 8.3  触发寄存器
    4. 8.4  CPLL_AND_CLOCK 寄存器
    5. 8.5  SYSREF 寄存器
    6. 8.6  JESD204C 寄存器
    7. 8.7  JESD204C_Advanced 寄存器
    8. 8.8  SerDes_Equalizer 寄存器
    9. 8.9  SerDes_Eye-Scan 寄存器
    10. 8.10 SerDes_Lane_Status 寄存器
    11. 8.11 SerDes_PLL 寄存器
    12. 8.12 DAC_and_Analog_Configuration 寄存器
    13. 8.13 Datapath 寄存器
    14. 8.14 NCO_and_Mixer 寄存器
    15. 8.15 警报寄存器
    16. 8.16 Fuse_Control 寄存器
    17. 8.17 Fuse_Backed 寄存器
    18. 8.18 DDS_Vector_Mode 寄存器
    19. 8.19 Programmable_FIR 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 启动步骤
      2. 9.1.2 方波模式的带宽优化
    2. 9.2 典型应用：Ku 频带雷达发送器
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 上电和断电时序
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 支持资源
    3. 10.3 商标
    4. 10.4 静电放电警告
    5. 10.5 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.9 开关特性

TA = +25°C 时的典型值，自然通风条件下在工作温度范围内的最小值和最大值，典型电源电压，fCLK = 22GHz，外部时钟模式，IFS_SWITCH = 40mA，除非另有说明。
参数 测试条件 最小值 典型值 最大值 单位
JESD204C 串行器/解串器接口 [15:0]SRX-/+
fSERDESMAX 串行器/解串器比特率最大值 32.5 Gbps
fSERDESMIN 串行器/解串器比特率最小值 1.5 Gbps
fREFMAX 串行器/解串器 PLL 基准频率最大值 2040 MHz
fREFMIN 串行器/解串器 PLL 基准频率最小值 82 MHz
fVCOMAX 串行器/解串器 PLL 频率最大值 16.25 GHz
fVCOMIN 串行器/解串器 PLL 频率最小值 8.125 GHz
SJLF 低频正弦抖动容限 20kHz 5 UI
SJHF 高频正弦抖动容限 20MHz 0.05 UI
BHPUJ 有界高概率非相关抖动容限 0.25 UI
BHPCJ 有界高概率相关抖动容限 0.2 UI
TUJ 总抖动容限(2) 0.7 UI
BOOSTCTLE 相对于直流，CTLE 在数据速率奈奎斯特频率下的升压 9 dB
RLDIFF 差分回波损耗 fIN = 0.275 - 0.75*fSERDES -9.7 dB
延迟
TDACCLK DAC 时钟周期 1 / fCLK
tDAC_LAT 从 SYSREF 上升沿到 DAC 输出的数字路径延迟 请参阅“XLS 计算器”
tRELEASE 从 SYSREF 上升沿到弹性缓冲器释放的延迟 请参阅“XLS 计算器”
tRXIN 从 SERDES 输入到弹性缓冲器释放的延迟 请参阅“XLS 计算器”
tTXEN_OUTPUT TXENABLEn 上升沿至数据输出（从应用程序睡眠状态唤醒） TX_PIN_FUNCn=4，IDLE_STATIC=1，DSP_MODE=0x1111，PFIR_EN=0，DSP_L=15 28065 CLK 周期
tTXEN_OUTPUT TXENABLEn 上升沿到 DAC 的数据输出 TX_PIN_FUNCn = 1、2 或 3 且 IDLE_STATIC=0 1425 CLK 周期
tTXEN_OUTPUT TXENABLEn 上升沿到 DAC 的数据输出 TX_PIN_FUNCn = 1、2 或 3 且 IDLE_STATIC=1 337 CLK 周期
tTXEN_MUTE TXENABLEn 下降沿至 DAC 输出被静音 TX_PIN_FUNCn = 1、2 或 3 且 IDLE_STATIC=0 392 CLK 周期
tTXEN_MUTE TXENABLEn 下降沿至 DAC 输出被静音 TX_PIN_FUNCn = 1、2 或 3 且 IDLE_STATIC=1 337 CLK 周期
tTXEN_PW 所需的 TXENABLEn 脉冲宽度 TX_PIN_FUNCn = 1、2 或 3 64 CLK 周期
tTXEN_PW 所需的 TXENABLEn 脉冲宽度 TX_PIN_FUNCn =4 124 CLK 周期
串行编程接口
fS_C 串行时钟频率 15 MHz
tP 串行时钟周期 66 ns
tPH 串行时钟脉冲宽度高电平 25 ns
tPL 串行时钟脉冲宽度低电平 25 ns
tSU SDI 设置 3.2 ns
tH SDI 保持 1.0 ns
tIZ SDI 三态 3 ns
tODZ SDO 被驱动至三态 200fF 负载 0 6.4 ns
tOZD SDO 三态到被驱动 200fF 负载 0 6.4 ns
tOD SDO 输出延迟 200fF 负载 0 6.4 ns
tCSS SCS 设置 3.2 ns
tCSH SCS 保持 1 ns
tIAG 接入间隙 12.8 ns
tCRS SCS 设置为 RESET RESET 上升沿 0 ns
tCSH SCS 保持至 RESET RESET 上升沿 30 ns
快速重新配置 (FR) 和触发接口
FTRIGCLK TRIGCLK 频率 200 MHz
tTRIGCLK_P TRIGCLK 周期 5 ns
tTRIGCLK_PH TRIGCLK 脉冲宽度高电平 2.4 ns
t FRCLK_PL TRIGCLK 脉冲宽度低电平 2.4 ns
t TRIG0_3_SU TRIG[3:0] 设置 相对于 TRIGCLK 输出上升沿(4) 1.2 ns
tTRIG0_3_H TRIG[3：0] 保持 相对于 TRIGCLK 输出上升沿(4) 0.5 ns
tTRIG4_SU TRIG4 设置 相对于 TRIGCLK 输出上升沿(4) 1.2 ns
tTRIG4_H TRIG4 保持 相对于 TRIGCLK 输出上升沿(4) 0.5 ns
单个时钟事务，相对于 TRIGCLK 输出上升沿(4) 3 ns
tFR_IAG 接入间隙 5 ns
tTRIG4_CS2S TRIG4 上升至 TRIGCLK 建立时间 FRS TRIGCLK 模式且 FRS = 1 2 ns
tTRIG4_CS2H TRIG4 上升至 TRIGCLK 保持时间 2ns + 1 触发时钟周期 ns
tTRIG4_CSIMAX TRIG4 上升至 NCO 更新反映到 DAC 输出最大值上 FRS 即时模式且 FRS = 1。此延迟是不确定的。 5ns + 1,140 个 DACCLK 周期(5)
tTRIG4_CSIMIN TRIG4 上升至 NCO 更新反映到 DAC 输出最小值上 FRS 即时模式且 FRS = 1。此延迟是不确定的。 1,060 个 DACCLK 周期(5)
tFR_PFIRWAIT 设置 FR_PFIR_PROG = 1 后的等待时间 1024 DACCLK
PLL/VCO 特性
fREF 参考时钟频率 0.1 3 GHz
fDACCLK 具有转换器 PLL/VCO 的 DAC 采样时钟 8.125 17 GHz
PLLRATIO 基准时钟与 VCO 频率之比(3) 6 128
PLLDIV VCO 频率与 DAC 采样时钟之比 1 1
PNPLL PLL/VCO 相位噪声，fREF = 2GHz(1) fVCO= 16GHz，1KHz 偏移 -112 dBc/Hz
fVCO= 16GHz，10kHz 偏移 -122 dBc/Hz
fVCO= 16GHz，100kHz 偏移 -129 dBc/Hz
fVCO= 16GHz，1MHz 偏移 -132 dBc/Hz
fVCO= 16GHz，10MHz 偏移 -132 dBc/Hz
fVCO= 16GHz，100MHz 偏移 -145 dBc/Hz
PNPLLINT 1kHz 至100MHz，fREF = 2GHz(1) fVCO = 20GHz -56 dBc
(1) 在 1GHz 时在 DAC 输出端测量，标准化为 VCO 频率。
(2) 包括高频正弦抖动；高斯抖动 (GJ) 部分是针对 BER 为 10−15 定义的。
(3) 器件支持 2N*3M，其中 N = 1 - 16，M = 0 或 1
(4) TRIGCLK 输出上为 4pF
(5) 当 DES2X 滤波器启用时，延迟会增加 185 个 DACCLK 周期。当 PFIR 启用且 PFIR_MODE= 0 时，延迟会增加 265 个 DACCLK 周期（相对于第一个 PFIR 抽头）。