ZHCSYD5 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 接口时序图
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RF 模式
        3. 7.3.1.3 DES 模式
      2. 7.3.2  DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3  DEM 和抖动
      4. 7.3.4  偏移量调整
      5. 7.3.5  时钟子系统
        1. 7.3.5.1 转换器锁相环 (CPLL)
        2. 7.3.5.2 时钟和 SYSREF 延迟
        3. 7.3.5.3 SYSREF 采集和监控
          1. 7.3.5.3.1 SYSREF 频率要求
          2. 7.3.5.3.2 用于完全对齐的 SYSREF 脉冲
          3. 7.3.5.3.3 自动 SYSREF 校准和跟踪
            1. 7.3.5.3.3.1 SYSREF 自动校准过程
            2. 7.3.5.3.3.2 多器件对齐
            3. 7.3.5.3.3.3 校准失败
            4. 7.3.5.3.3.4 SYSREF 跟踪
        4. 7.3.5.4 触发时钟
      6. 7.3.6  数字信号处理块
        1. 7.3.6.1  旁路模式
        2. 7.3.6.2  DUC 模式
          1. 7.3.6.2.1 数字上变频器 (DUC)
            1. 7.3.6.2.1.1 内插滤波器
            2. 7.3.6.2.1.2 数控振荡器 (NCO)
              1. 7.3.6.2.1.2.1 相位连续 NCO 更新模式
              2. 7.3.6.2.1.2.2 相位同调 NCO 更新模式
              3. 7.3.6.2.1.2.3 相位同步 NCO 更新模式
              4. 7.3.6.2.1.2.4 NCO 同步
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同步
        3. 7.3.6.3  DDS SPI 模式
        4. 7.3.6.4  DDS 矢量模式
          1. 7.3.6.4.1 二阶振幅支持
          2. 7.3.6.4.2 矢量顺序和对称矢量模式
          3. 7.3.6.4.3 初始启动
          4. 7.3.6.4.4 触发队列
          5. 7.3.6.4.5 触发突发
          6. 7.3.6.4.6 保持模式
          7. 7.3.6.4.7 索引模式
          8. 7.3.6.4.8 索引模式中的已排队或突发触发
          9. 7.3.6.4.9 启用 DDS 时写入矢量
        5. 7.3.6.5  DDS 流模式
        6. 7.3.6.6  DSP 触发
          1. 7.3.6.6.1 触发延迟
        7. 7.3.6.7  NCO 方波模式
          1. 7.3.6.7.1 方波启用
        8. 7.3.6.8  DSP 静音功能
        9. 7.3.6.9  DSP 输出增益
        10. 7.3.6.10 复杂输出支持
        11. 7.3.6.11 通道接合器
        12. 7.3.6.12 可设定 FIR 滤波器
          1. 7.3.6.12.1 PFIR 系数
          2. 7.3.6.12.2 PFIR 反射消除模式
          3. 7.3.6.12.3 PFIR 节能
          4. 7.3.6.12.4 PFIR 使用情况
        13. 7.3.6.13 DES 内插器
          1. 7.3.6.13.1 DAC 静音功能
      7. 7.3.7  串行器/解串器物理层
        1. 7.3.7.1 串行器/解串器 PLL
          1. 7.3.7.1.1 启用串行器/解串器 PLL
          2. 7.3.7.1.2 参考时钟
          3. 7.3.7.1.3 PLL VCO 校准
          4. 7.3.7.1.4 串行器/解串器 PLL 环路带宽
        2. 7.3.7.2 串行器/解串器接收器
          1. 7.3.7.2.1 串行器/解串器数据速率选择
          2. 7.3.7.2.2 串行器/解串器接收器端接
          3. 7.3.7.2.3 串行器/解串器接收器极性
          4. 7.3.7.2.4 串行器/解串器时钟数据恢复
          5. 7.3.7.2.5 串行器/解串器均衡器
            1. 7.3.7.2.5.1 自适应均衡
            2. 7.3.7.2.5.2 固定均衡
            3. 7.3.7.2.5.3 前标和后标分析
          6. 7.3.7.2.6 串行器/解串器接收器眼图扫描
            1. 7.3.7.2.6.1 Eyescan 程序
            2. 7.3.7.2.6.2 构建眼图
        3. 7.3.7.3 串行器/解串器 PHY 状态
      8. 7.3.8  JESD204C 接口
        1. 7.3.8.1 偏离 JESD204C 标准
        2. 7.3.8.2 链路层
          1. 7.3.8.2.1 串行器/解串器纵横制
          2. 7.3.8.2.2 误码率测试仪
          3. 7.3.8.2.3 扰频器和解码器
          4. 7.3.8.2.4 64b 和 66b 解码链路层
            1. 7.3.8.2.4.1 同步报头对齐
            2. 7.3.8.2.4.2 扩展多块对齐
            3. 7.3.8.2.4.3 数据完整性
          5. 7.3.8.2.5 8B 和 10B 编码链路层
            1. 7.3.8.2.5.1 代码组同步 (CGS)
            2. 7.3.8.2.5.2 初始通道对齐序列 (ILAS)
            3. 7.3.8.2.5.3 多帧和本地多帧时钟 (LMFC)
            4. 7.3.8.2.5.4 帧和多帧监控
            5. 7.3.8.2.5.5 链路重新启动
            6. 7.3.8.2.5.6 链路错误报告
            7. 7.3.8.2.5.7 看门狗计时器 (JTIMER)
        3. 7.3.8.3 子类 1 模式下需要 SYSREF 对齐
        4. 7.3.8.4 传输层
        5. 7.3.8.5 JESD204C 调试捕获 (JCAP)
          1. 7.3.8.5.1 物理层调试捕获
          2. 7.3.8.5.2 链路层调试捕获
          3. 7.3.8.5.3 传输层调试捕获
        6. 7.3.8.6 JESD204C 接口模式
          1. 7.3.8.6.1 JESD204C 格式图
            1. 7.3.8.6.1.1 16 位格式
            2. 7.3.8.6.1.2 12 位格式
            3. 7.3.8.6.1.3 8 位格式
          2. 7.3.8.6.2 DUC 和 DDS 模式
      9. 7.3.9  数据路径延迟
      10. 7.3.10 多器件同步和确定性延迟
        1. 7.3.10.1 对 RBD 进行编程
        2. 7.3.10.2 多帧长度小于 32 个八字节（256 字节）
        3. 7.3.10.3 用于确定 RBD 值的建议算法
        4. 7.3.10.4 在子类 0 系统中运行
      11. 7.3.11 链路复位
      12. 7.3.12 生成警报
        1. 7.3.12.1 超范围检测
        2. 7.3.12.2 超范围屏蔽
      13. 7.3.13 静音功能
        1. 7.3.13.1 报警数据路径静音
        2. 7.3.13.2 发送启用
    4. 7.4 器件功能模式
      1. 7.4.1 电源模式
  9. 8 编程
    1. 8.1 使用标准 SPI 接口
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 串行接口协议
      6. 8.1.6 流模式
    2. 8.2 使用快速重新配置接口
    3. 8.3 寄存器映射
      1. 8.3.1  Standard_SPI-3.1 寄存器
      2. 8.3.2  系统寄存器
      3. 8.3.3  触发寄存器
      4. 8.3.4  CPLL_AND_CLOCK 寄存器
      5. 8.3.5  SYSREF 寄存器
      6. 8.3.6  JESD204C 寄存器
      7. 8.3.7  JESD204C_Advanced 寄存器
      8. 8.3.8  SerDes_Equalizer 寄存器
      9. 8.3.9  SerDes_Eye-Scan 寄存器
      10. 8.3.10 SerDes_Lane_Status 寄存器
      11. 8.3.11 SerDes_PLL 寄存器
      12. 8.3.12 DAC_and_Analog_Configuration 寄存器
      13. 8.3.13 Datapath 寄存器
      14. 8.3.14 NCO_and_Mixer 寄存器
      15. 8.3.15 警报寄存器
      16. 8.3.16 Fuse_Control 寄存器
      17. 8.3.17 Fuse_Backed 寄存器
      18. 8.3.18 DDS_Vector_Mode 寄存器
      19. 8.3.19 Programmable_FIR 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 启动步骤
      2. 9.1.2 方波模式的带宽优化
    2. 9.2 典型应用：Ku 频带雷达发送器
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 上电和断电时序
    4. 9.4 布局
      1. 9.4.1 布局指南和示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ANH|289
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.8.6 JESD204C 接口模式

器件 JESD204C 模式使用表 7-42、表 7-43 和表 7-44 中定义的参数进行配置。

表 7-42 JESD204C 接口参数定义
参数说明
JMODEJESD204C 模式编号。用户将此参数配置为选择支持的模式。大多数其他参数都是从此设置派生出来的。具体请参阅表 7-45。
LS每个样本流的通道数。这是从 JMODE 得出的。具体请参阅表 7-45。
LT

输入采样率与时钟速率之间的比值。LT = FCLK / FS_IN。注意 DES2X 模式不会影响 LT 的值。

DSP_MODEn = 旁路（禁用所有 DSP，LT = 1）

任何 DSP 启用（且 JESD_M > 0），LT 由 DSP_L 设置

任何 DSP 启用（且 JESD_M = 0），LT 不适用

Lx用于给定 JMODE 的最大通道数。链路将根据启用的通道数量缩减运行通道 (L) 的数量。请参阅 JESD_M
Mx给定 JMODE 的最大流数。Mx 根据表 7-45 自动计算得出。用户可以使用 JESD_M 寄存器指定实际流数 (M)。
R每个 DACCLK 周期中每个通道传输的位数。从 JMODE 和 LT 得出（请参阅表 7-46）。根据 R，用户必须对 REFDIV、MPY 和 RATE 寄存器进行编程。此外，最大 DACCLK 频率是 R 的函数。
SI采样交错/增量因子。值 1 表示应用符合 JESD204C 标准的标准传输层映射（样本从 0 线性映射到 S-1）。大于 1 的值表示按如下所述使用备用映射：从样本 0 开始映射样本，按 SI 递增索引。根据需要多次重复此步骤以映射所有 S 样本，每次开始重复步骤时使用的索引要比上一次大 1。请参阅 JESD204C 格式图。
KR对于 8b/10b 操作，KR 定义了 K（每个多帧的帧数）的合法值。限制合法值以提高弹性缓冲器的抗翻转度。多帧长度限制为 128 个字符的弹性缓冲器深度的倍数（如果 K*F 为 32 或 64，则缓冲器深度减少到 32 或 64 个字符）。此外，具有较少的合法 K 值可最大限度地减少验证负担。对于 8b/10b 模式，K 通过 KM1 寄存器进行编程。
表 7-43 JESD204C 链路参数
参数说明ILAS 字段名称该器件的值
参考 (1)
ADJCNTDAC LMFC 调整ADJCNT[3:0]不适用
ADJDIRDAC LMFC 调整方向ADJDIR[0]不适用
BID存储体 IDBID[3:0]不适用
CF每帧的控制字数CF[4:0]0
CS每样本的控制位数CS[1:0]0
DID器件标识号DID[7:0]不适用
F每帧的八位位组数（每通道）F[7:0]请参阅 表 7-45
HD高密度格式HD[0]请参阅 表 7-45
JESDVJESD204 版本JESDV[2:0]不适用
K每个多帧的帧数K[7:0]由 KM1 寄存器设置(2)
L每个链路的通道数L[4:0]ceiling(M/Mx*Lx)
LID通道标识号LID[4:0]不适用
M每个链路的样本流数（请参阅(1)）M[7:0]由 JESD_M 寄存器设置
N每个样本的位数（在添加控制或尾位之前）N[4:0]请参阅 表 7-45
N'每个样本的总位数（包括控制位和尾位）N’[4:0]请参阅 表 7-45
PHADJ向 DAC 发出的相位调整请求PHADJ[0]不适用
S每帧每个流的样本数S[4:0]请参阅 表 7-45
SCR启用扰频SCR[0]由 SCR 寄存器设置
SUBCLASSV器件子类版本SUBCLASSV[2:0]不适用
RES1保留字段 1RES1[7:0]不适用
RES2保留字段 2RES2[7:0]不适用
CHKSUM校验和（以上所有字段的总和，模数为 256）FCHK[7:0]不适用
(1) 在 8b 和 10b 模式下，发送器可在 ILAS 期间发送链路配置八位位组。发送器发送的值不是由该接收器检查，也不需要与接收器的工作值保持一致。为了进行调试，可以通过 SPI 捕获和报告特定的 ILAS 八位位组。请参阅 JCAP_PAGE 和 JCAP_OFFSET。
(2) 在 8b/10b 模式下，K 由 KM1 寄存器控制。在 64b/66b 模式下，K = 256 x E/F（由 JMODE 确定）。
表 7-44 链路参数（仅适用于 64b 和 66b 编码）
参数 说明 该器件的值
参考 (1)
E 每个扩展多块的多块数量（仅限 64b 和 66b 编码） 所有模式均使用 E=1，除非 F=3，这样则 E=3。（E 是基于 JMODE 自动设置的）。

每个支持的模式都分配了一个模式编号，该编号可以通过表 7-45 中列出的参数编程到 JMODE 寄存器中。

表 7-45 JESD 接口模式
JMODE编码每个流的最大输入采样速率 (GSPS)1 2最大串行器/解串器波特率 (Gbps)R =

FBIT/ FDACCLK

3		NMx = 最大流数Ls = 每个流的通道数Lx = 通道数上限LT = 内插JESD 格式KR
最小值最大值FSHDSI
08b/10b2227.51.251611616112160132、64、128
64b/66b2222.691.03125
18b/10b1332.52.5/LT16281618280132、64、128
64b/66b15.7632.52.0625/LT
28b/10b6.532.55/LT164416116240132、64、128
64b/66b7.8832.54.125/LT
38b/10b3.2532.510/LT168216432220132、64、128
64b/66b3.9432.58.25/LT
48b/10b1.62532.520/LT16818464210132、64、128
64b/66b1.9732.516.5/LT
58b/10b0.8132.540/LT168½48128410116、32、64
64b/66b0.9832.533/LT
68b/10b0.4132.580/LT168¼21625681018、16、32
64b/66b0.4932.566/LT
78b/10b0.232.5160/LT168⅛132256161014、8、16
64b/66b0.2532.5132/LT
88b/10b222211211616118800168、16、32
64b/66b2218.150.825
98b/10b2227.51.251211212112161132、64、128
64b/66b2222.691.03125
108b/10b17.3332.5212281611840088、16、32
64b/66b21.0132.51.65
118b/10b1332.52.512261211281132、64、128
64b/66b15.7632.52.0625
128b/10b8.6732.541224811820048、16、32
64b/66b10.5132.53.3
138b/10b6.532.551223611241132、64、128
64b/66b7.8832.54.125
148b/10b2213.750.625811616111160164、128、256
64b/66b2211.340.5156
158b/10b2227.51.258281611180164、128、256
64b/66b2222.691.03125
168b/10b1332.52.5824811140164、128、256
64b/66b15.7632.52.0625
178b/10b4不适用不适用不适用1228161131601不适用
64b/66b21.0132.51.546875
  1. 在最小内插速率下
  2. 编码（8b/10b 或 64b/66b）仅限于 JMODE 和 LT 的某些组合。如需了解详细信息，请参阅表 7-46。
  3. 请参阅表 7-47 （8b/10b) 或表 7-48 (64b/66b) 以根据 R 的值对 PHY PLL 进行设定。
  4. 此模式不支持 8b/10b 编码。
表 7-46 支持的内插/上采样因子 (LT) 与 JMODE 之间的关系
用户指定的参数 推导出的参数
JMODE LT R1 (JENC=0)

(8b/10b)

 R2 (JENC=1)

(64b/66b)
0 1 1.25 1.03125
1 1 2.5 2.0625
4 0.625 0.515625
6 0.41667 -
8 0.3125 -
2 1 5 4.125
4 1.25 1.03125
6 0.833 0.6875
8 0.625 0.515625
12 0.41667 -
16 0.3125 -
3 4 2.5 2.0625
6 1.667 1.375
8 1.25 1.03125
12 0.833 0.6875
16 0.625 0.515625
24 0.41667 -
32 0.3125 -
4 4 5 4.125
6 3.333 2.75
8 2.5 2.0625
12 1.667 1.375
16 1.25 1.03125
24 0.833 0.6875
32 0.625 0.515625
48 0.41667 -
64 0.3125 -
5 8 5 4.125
12 3.333 2.75
16 2.5 2.0625
24 1.667 1.375
32 1.25 1.03125
48 0.833 0.6875
64 0.625 0.515625
96 0.41667 -
128 0.3125 -
6 16 5 4.125
24 3.333 2.75
32 2.5 2.0625
48 1.667 1.375
64 1.25 1.03125
96 0.833 0.6875
128 0.625 0.515625
192 0.41667 -
256 0.3125 -
7 32 5 4.125
48 3.333 2.75
64 2.5 2.0625
96 1.667 1.375
128 1.25 1.03125
192 0.833 0.6875
256 0.625 0.515625
8 1 1 0.825
9 1 1.25 1.031255
10 125 2 1.65
11 1 2.5 2.0625
12 1 4 3.3
13 1 5 4.125
14 1 0.625 0.515625
15 1 1.25 1.03125
16 1 2.5 2.0625
17 1 - 1.546875
  1. 请参阅表 7-47 （8b/10b) 或表 7-48 (64b/66b) 以根据 R 的值对 PHY PLL 进行设定。
  2. 如果未指定 R 的值，则该特定 JMODE 和 LT 设置不支持相关的通道编码（8b/10b 或 64b/66b）。
表 7-47 从 8b/10b 模式的 R 参数推导出的参数 (JENC = 0)
R 参数 最大 DAC 时钟速率 (FDACCLK) 最大通道速率

(FBIT = R x FDACCLK)
0.3125 (40/128) 25.6GHz 8Gbps
0.416667 (40/96) 25.6GHz 10.667Gbps
0.625 (40/64) 25.6GHz 16Gbps
0.833333 (40/48) 19.2GHz 16Gbps
1 (40/40) 16GHz 16Gbps
1.25 (40/32) 12.8GHz 16Gbps
1.666667 (40/24) 9.6GHz 16Gbps
2 (40/20) 8GHz 16Gbps
2.5 (40/16) 6.4GHz 16Gbps
3.333333 (40/12) 4.8GHz 16Gbps
4 (40/10) 4GHz 16Gbps
5 (40/8) 3.2GHz 16Gbps
表 7-48 从 64b/66b 模式的 R 参数推导出的参数 (JENC = 0)
R 参数 最大 DAC 时钟速率 (FDACCLK) 最大通道

速率 (FBIT = R x FDACCLK)
0.515625 (33/64) 25.6GHz 13.2Gbps
0.6875 (33/48) 25.6GHz 17.6Gbps
0.825 (33/40) 25.6GHz 21.12Gbps
1.03125 (33/32) 25.6GHz 26.4Gbps
1.375 (33/24) 23.636GHz 32.5Gbps
1.546875 (99/64) 21.010GHz 32.5Gbps
1.65 (33/20) 19.697GHz 32.5Gbps
2.0625 (33/16) 15.758GHz 32.5Gbps
2.75 (33/12) 11.818GHz 32.5Gbps
3.3 (33/10) 9.848GHz 32.5Gbps
4.125 (33/8) 7.87GHz 32.5Gbps