ZHCSYD5 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 接口时序图
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RF 模式
        3. 7.3.1.3 DES 模式
      2. 7.3.2  DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3  DEM 和抖动
      4. 7.3.4  偏移量调整
      5. 7.3.5  时钟子系统
        1. 7.3.5.1 转换器锁相环 (CPLL)
        2. 7.3.5.2 时钟和 SYSREF 延迟
        3. 7.3.5.3 SYSREF 采集和监控
          1. 7.3.5.3.1 SYSREF 频率要求
          2. 7.3.5.3.2 用于完全对齐的 SYSREF 脉冲
          3. 7.3.5.3.3 自动 SYSREF 校准和跟踪
            1. 7.3.5.3.3.1 SYSREF 自动校准过程
            2. 7.3.5.3.3.2 多器件对齐
            3. 7.3.5.3.3.3 校准失败
            4. 7.3.5.3.3.4 SYSREF 跟踪
        4. 7.3.5.4 触发时钟
      6. 7.3.6  数字信号处理块
        1. 7.3.6.1  旁路模式
        2. 7.3.6.2  DUC 模式
          1. 7.3.6.2.1 数字上变频器 (DUC)
            1. 7.3.6.2.1.1 内插滤波器
            2. 7.3.6.2.1.2 数控振荡器 (NCO)
              1. 7.3.6.2.1.2.1 相位连续 NCO 更新模式
              2. 7.3.6.2.1.2.2 相位同调 NCO 更新模式
              3. 7.3.6.2.1.2.3 相位同步 NCO 更新模式
              4. 7.3.6.2.1.2.4 NCO 同步
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同步
        3. 7.3.6.3  DDS SPI 模式
        4. 7.3.6.4  DDS 矢量模式
          1. 7.3.6.4.1 二阶振幅支持
          2. 7.3.6.4.2 矢量顺序和对称矢量模式
          3. 7.3.6.4.3 初始启动
          4. 7.3.6.4.4 触发队列
          5. 7.3.6.4.5 触发突发
          6. 7.3.6.4.6 保持模式
          7. 7.3.6.4.7 索引模式
          8. 7.3.6.4.8 索引模式中的已排队或突发触发
          9. 7.3.6.4.9 启用 DDS 时写入矢量
        5. 7.3.6.5  DDS 流模式
        6. 7.3.6.6  DSP 触发
          1. 7.3.6.6.1 触发延迟
        7. 7.3.6.7  NCO 方波模式
          1. 7.3.6.7.1 方波启用
        8. 7.3.6.8  DSP 静音功能
        9. 7.3.6.9  DSP 输出增益
        10. 7.3.6.10 复杂输出支持
        11. 7.3.6.11 通道接合器
        12. 7.3.6.12 可设定 FIR 滤波器
          1. 7.3.6.12.1 PFIR 系数
          2. 7.3.6.12.2 PFIR 反射消除模式
          3. 7.3.6.12.3 PFIR 节能
          4. 7.3.6.12.4 PFIR 使用情况
        13. 7.3.6.13 DES 内插器
          1. 7.3.6.13.1 DAC 静音功能
      7. 7.3.7  串行器/解串器物理层
        1. 7.3.7.1 串行器/解串器 PLL
          1. 7.3.7.1.1 启用串行器/解串器 PLL
          2. 7.3.7.1.2 参考时钟
          3. 7.3.7.1.3 PLL VCO 校准
          4. 7.3.7.1.4 串行器/解串器 PLL 环路带宽
        2. 7.3.7.2 串行器/解串器接收器
          1. 7.3.7.2.1 串行器/解串器数据速率选择
          2. 7.3.7.2.2 串行器/解串器接收器端接
          3. 7.3.7.2.3 串行器/解串器接收器极性
          4. 7.3.7.2.4 串行器/解串器时钟数据恢复
          5. 7.3.7.2.5 串行器/解串器均衡器
            1. 7.3.7.2.5.1 自适应均衡
            2. 7.3.7.2.5.2 固定均衡
            3. 7.3.7.2.5.3 前标和后标分析
          6. 7.3.7.2.6 串行器/解串器接收器眼图扫描
            1. 7.3.7.2.6.1 Eyescan 程序
            2. 7.3.7.2.6.2 构建眼图
        3. 7.3.7.3 串行器/解串器 PHY 状态
      8. 7.3.8  JESD204C 接口
        1. 7.3.8.1 偏离 JESD204C 标准
        2. 7.3.8.2 链路层
          1. 7.3.8.2.1 串行器/解串器纵横制
          2. 7.3.8.2.2 误码率测试仪
          3. 7.3.8.2.3 扰频器和解码器
          4. 7.3.8.2.4 64b 和 66b 解码链路层
            1. 7.3.8.2.4.1 同步报头对齐
            2. 7.3.8.2.4.2 扩展多块对齐
            3. 7.3.8.2.4.3 数据完整性
          5. 7.3.8.2.5 8B 和 10B 编码链路层
            1. 7.3.8.2.5.1 代码组同步 (CGS)
            2. 7.3.8.2.5.2 初始通道对齐序列 (ILAS)
            3. 7.3.8.2.5.3 多帧和本地多帧时钟 (LMFC)
            4. 7.3.8.2.5.4 帧和多帧监控
            5. 7.3.8.2.5.5 链路重新启动
            6. 7.3.8.2.5.6 链路错误报告
            7. 7.3.8.2.5.7 看门狗计时器 (JTIMER)
        3. 7.3.8.3 子类 1 模式下需要 SYSREF 对齐
        4. 7.3.8.4 传输层
        5. 7.3.8.5 JESD204C 调试捕获 (JCAP)
          1. 7.3.8.5.1 物理层调试捕获
          2. 7.3.8.5.2 链路层调试捕获
          3. 7.3.8.5.3 传输层调试捕获
        6. 7.3.8.6 JESD204C 接口模式
          1. 7.3.8.6.1 JESD204C 格式图
            1. 7.3.8.6.1.1 16 位格式
            2. 7.3.8.6.1.2 12 位格式
            3. 7.3.8.6.1.3 8 位格式
          2. 7.3.8.6.2 DUC 和 DDS 模式
      9. 7.3.9  数据路径延迟
      10. 7.3.10 多器件同步和确定性延迟
        1. 7.3.10.1 对 RBD 进行编程
        2. 7.3.10.2 多帧长度小于 32 个八字节（256 字节）
        3. 7.3.10.3 用于确定 RBD 值的建议算法
        4. 7.3.10.4 在子类 0 系统中运行
      11. 7.3.11 链路复位
      12. 7.3.12 生成警报
        1. 7.3.12.1 超范围检测
        2. 7.3.12.2 超范围屏蔽
      13. 7.3.13 静音功能
        1. 7.3.13.1 报警数据路径静音
        2. 7.3.13.2 发送启用
    4. 7.4 器件功能模式
      1. 7.4.1 电源模式
  9. 8 编程
    1. 8.1 使用标准 SPI 接口
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 串行接口协议
      6. 8.1.6 流模式
    2. 8.2 使用快速重新配置接口
    3. 8.3 寄存器映射
      1. 8.3.1  Standard_SPI-3.1 寄存器
      2. 8.3.2  系统寄存器
      3. 8.3.3  触发寄存器
      4. 8.3.4  CPLL_AND_CLOCK 寄存器
      5. 8.3.5  SYSREF 寄存器
      6. 8.3.6  JESD204C 寄存器
      7. 8.3.7  JESD204C_Advanced 寄存器
      8. 8.3.8  SerDes_Equalizer 寄存器
      9. 8.3.9  SerDes_Eye-Scan 寄存器
      10. 8.3.10 SerDes_Lane_Status 寄存器
      11. 8.3.11 SerDes_PLL 寄存器
      12. 8.3.12 DAC_and_Analog_Configuration 寄存器
      13. 8.3.13 Datapath 寄存器
      14. 8.3.14 NCO_and_Mixer 寄存器
      15. 8.3.15 警报寄存器
      16. 8.3.16 Fuse_Control 寄存器
      17. 8.3.17 Fuse_Backed 寄存器
      18. 8.3.18 DDS_Vector_Mode 寄存器
      19. 8.3.19 Programmable_FIR 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 启动步骤
      2. 9.1.2 方波模式的带宽优化
    2. 9.2 典型应用：Ku 频带雷达发送器
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 上电和断电时序
    4. 9.4 布局
      1. 9.4.1 布局指南和示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ANH|289
散热焊盘机械数据 (封装 | 引脚)
订购信息
7.3.6.2.1.2.4 NCO 同步

使用数字上变频功能时，许多系统需要 DAC 通道之间的同步，包括内部 NCO 的相位。此外，跳频系统可能对同步跳频有其他要求，以便在 NCO 频率变化期间保持 NCO 同步。该器件具有多种更新 NCO 变化的方法。其中包括：

  • 通过 JESD204C 输入数据流中 DUC0 的“I”输入的 LSB 实现同步
  • 通过 SYSREF 同步
  • 通过 TRIG[3:0] 引脚的上升沿进行同步
  • 使用 FR 接口时通过 FRCS 的上升沿更新
  • 通过 SPI_SYNC 寄存器位更新

用于 NCO 同步的方法通过 TRIG_TYPE 的寄存器设置进行控制。

JESD204C LSB 方法允许在输入数据中嵌入同步信息，因而可由数据源（即 FPGA）轻松控制。通过控制多个器件上同步位的时序，可以实现多器件同步。JESD204C LSB 同步中详细介绍了 LSB 同步。

通过发出 SYSREF 脉冲实现同步需要一个直流耦合 SYSREF 接口，并且能够发出单个 SYSREF 脉冲，除非 NCO 频率是 SYSREF 频率的整数倍。许多系统将使用交流耦合 SYSREF 信号，这使得无法可靠地发出单个 SYSREF 脉冲。谨慎处理 SPI 接口时序，尤其是对于慢速 SYSREF 信号 (< 10 MHz)，这样可能会实现在多个器件上屏蔽和取消屏蔽 SYSREF。然而，由于 SPI 路径是异步的，因此未对其进行表征。

为了使用同步触发接口进行同步，TRIGCLK 闩锁的 TRIG 引脚上的上升沿立即触发 DSPn 操作。寄存器 TRIG_SEL 决定哪个外部触发器引脚绑定到每个 DSP 通道。如果触发接口配置为 FRI 接口，则 TXEN0/1（由 TX_PIN_FUNC0/1 寄存器分配时）或 SYNC（由 SYNCB_PIN_FUNC 寄存器分配时）可以设定为触发器引脚。

借助 SPI_SYNC 同步，寄存器 TRIG_SEL 确定哪个 TRIG_SPI 位绑定到每个 DSP 通道。