ZHCSYD5 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 接口时序图
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RF 模式
        3. 7.3.1.3 DES 模式
      2. 7.3.2  DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3  DEM 和抖动
      4. 7.3.4  偏移量调整
      5. 7.3.5  时钟子系统
        1. 7.3.5.1 转换器锁相环 (CPLL)
        2. 7.3.5.2 时钟和 SYSREF 延迟
        3. 7.3.5.3 SYSREF 采集和监控
          1. 7.3.5.3.1 SYSREF 频率要求
          2. 7.3.5.3.2 用于完全对齐的 SYSREF 脉冲
          3. 7.3.5.3.3 自动 SYSREF 校准和跟踪
            1. 7.3.5.3.3.1 SYSREF 自动校准过程
            2. 7.3.5.3.3.2 多器件对齐
            3. 7.3.5.3.3.3 校准失败
            4. 7.3.5.3.3.4 SYSREF 跟踪
        4. 7.3.5.4 触发时钟
      6. 7.3.6  数字信号处理块
        1. 7.3.6.1  旁路模式
        2. 7.3.6.2  DUC 模式
          1. 7.3.6.2.1 数字上变频器 (DUC)
            1. 7.3.6.2.1.1 内插滤波器
            2. 7.3.6.2.1.2 数控振荡器 (NCO)
              1. 7.3.6.2.1.2.1 相位连续 NCO 更新模式
              2. 7.3.6.2.1.2.2 相位同调 NCO 更新模式
              3. 7.3.6.2.1.2.3 相位同步 NCO 更新模式
              4. 7.3.6.2.1.2.4 NCO 同步
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同步
        3. 7.3.6.3  DDS SPI 模式
        4. 7.3.6.4  DDS 矢量模式
          1. 7.3.6.4.1 二阶振幅支持
          2. 7.3.6.4.2 矢量顺序和对称矢量模式
          3. 7.3.6.4.3 初始启动
          4. 7.3.6.4.4 触发队列
          5. 7.3.6.4.5 触发突发
          6. 7.3.6.4.6 保持模式
          7. 7.3.6.4.7 索引模式
          8. 7.3.6.4.8 索引模式中的已排队或突发触发
          9. 7.3.6.4.9 启用 DDS 时写入矢量
        5. 7.3.6.5  DDS 流模式
        6. 7.3.6.6  DSP 触发
          1. 7.3.6.6.1 触发延迟
        7. 7.3.6.7  NCO 方波模式
          1. 7.3.6.7.1 方波启用
        8. 7.3.6.8  DSP 静音功能
        9. 7.3.6.9  DSP 输出增益
        10. 7.3.6.10 复杂输出支持
        11. 7.3.6.11 通道接合器
        12. 7.3.6.12 可设定 FIR 滤波器
          1. 7.3.6.12.1 PFIR 系数
          2. 7.3.6.12.2 PFIR 反射消除模式
          3. 7.3.6.12.3 PFIR 节能
          4. 7.3.6.12.4 PFIR 使用情况
        13. 7.3.6.13 DES 内插器
          1. 7.3.6.13.1 DAC 静音功能
      7. 7.3.7  串行器/解串器物理层
        1. 7.3.7.1 串行器/解串器 PLL
          1. 7.3.7.1.1 启用串行器/解串器 PLL
          2. 7.3.7.1.2 参考时钟
          3. 7.3.7.1.3 PLL VCO 校准
          4. 7.3.7.1.4 串行器/解串器 PLL 环路带宽
        2. 7.3.7.2 串行器/解串器接收器
          1. 7.3.7.2.1 串行器/解串器数据速率选择
          2. 7.3.7.2.2 串行器/解串器接收器端接
          3. 7.3.7.2.3 串行器/解串器接收器极性
          4. 7.3.7.2.4 串行器/解串器时钟数据恢复
          5. 7.3.7.2.5 串行器/解串器均衡器
            1. 7.3.7.2.5.1 自适应均衡
            2. 7.3.7.2.5.2 固定均衡
            3. 7.3.7.2.5.3 前标和后标分析
          6. 7.3.7.2.6 串行器/解串器接收器眼图扫描
            1. 7.3.7.2.6.1 Eyescan 程序
            2. 7.3.7.2.6.2 构建眼图
        3. 7.3.7.3 串行器/解串器 PHY 状态
      8. 7.3.8  JESD204C 接口
        1. 7.3.8.1 偏离 JESD204C 标准
        2. 7.3.8.2 链路层
          1. 7.3.8.2.1 串行器/解串器纵横制
          2. 7.3.8.2.2 误码率测试仪
          3. 7.3.8.2.3 扰频器和解码器
          4. 7.3.8.2.4 64b 和 66b 解码链路层
            1. 7.3.8.2.4.1 同步报头对齐
            2. 7.3.8.2.4.2 扩展多块对齐
            3. 7.3.8.2.4.3 数据完整性
          5. 7.3.8.2.5 8B 和 10B 编码链路层
            1. 7.3.8.2.5.1 代码组同步 (CGS)
            2. 7.3.8.2.5.2 初始通道对齐序列 (ILAS)
            3. 7.3.8.2.5.3 多帧和本地多帧时钟 (LMFC)
            4. 7.3.8.2.5.4 帧和多帧监控
            5. 7.3.8.2.5.5 链路重新启动
            6. 7.3.8.2.5.6 链路错误报告
            7. 7.3.8.2.5.7 看门狗计时器 (JTIMER)
        3. 7.3.8.3 子类 1 模式下需要 SYSREF 对齐
        4. 7.3.8.4 传输层
        5. 7.3.8.5 JESD204C 调试捕获 (JCAP)
          1. 7.3.8.5.1 物理层调试捕获
          2. 7.3.8.5.2 链路层调试捕获
          3. 7.3.8.5.3 传输层调试捕获
        6. 7.3.8.6 JESD204C 接口模式
          1. 7.3.8.6.1 JESD204C 格式图
            1. 7.3.8.6.1.1 16 位格式
            2. 7.3.8.6.1.2 12 位格式
            3. 7.3.8.6.1.3 8 位格式
          2. 7.3.8.6.2 DUC 和 DDS 模式
      9. 7.3.9  数据路径延迟
      10. 7.3.10 多器件同步和确定性延迟
        1. 7.3.10.1 对 RBD 进行编程
        2. 7.3.10.2 多帧长度小于 32 个八字节（256 字节）
        3. 7.3.10.3 用于确定 RBD 值的建议算法
        4. 7.3.10.4 在子类 0 系统中运行
      11. 7.3.11 链路复位
      12. 7.3.12 生成警报
        1. 7.3.12.1 超范围检测
        2. 7.3.12.2 超范围屏蔽
      13. 7.3.13 静音功能
        1. 7.3.13.1 报警数据路径静音
        2. 7.3.13.2 发送启用
    4. 7.4 器件功能模式
      1. 7.4.1 电源模式
  9. 8 编程
    1. 8.1 使用标准 SPI 接口
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 串行接口协议
      6. 8.1.6 流模式
    2. 8.2 使用快速重新配置接口
    3. 8.3 寄存器映射
      1. 8.3.1  Standard_SPI-3.1 寄存器
      2. 8.3.2  系统寄存器
      3. 8.3.3  触发寄存器
      4. 8.3.4  CPLL_AND_CLOCK 寄存器
      5. 8.3.5  SYSREF 寄存器
      6. 8.3.6  JESD204C 寄存器
      7. 8.3.7  JESD204C_Advanced 寄存器
      8. 8.3.8  SerDes_Equalizer 寄存器
      9. 8.3.9  SerDes_Eye-Scan 寄存器
      10. 8.3.10 SerDes_Lane_Status 寄存器
      11. 8.3.11 SerDes_PLL 寄存器
      12. 8.3.12 DAC_and_Analog_Configuration 寄存器
      13. 8.3.13 Datapath 寄存器
      14. 8.3.14 NCO_and_Mixer 寄存器
      15. 8.3.15 警报寄存器
      16. 8.3.16 Fuse_Control 寄存器
      17. 8.3.17 Fuse_Backed 寄存器
      18. 8.3.18 DDS_Vector_Mode 寄存器
      19. 8.3.19 Programmable_FIR 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 启动步骤
      2. 9.1.2 方波模式的带宽优化
    2. 9.2 典型应用：Ku 频带雷达发送器
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 上电和断电时序
    4. 9.4 布局
      1. 9.4.1 布局指南和示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ANH|289
散热焊盘机械数据 (封装 | 引脚)
订购信息

5 引脚配置和功能

DAC39RF20 ANH0289A 封装，间距为 0.8mm 的 289 焊球覆晶 CSP（顶视图）图 5-1 ANH0289A 封装，间距为 0.8mm 的 289 焊球覆晶 CSP（顶视图）
表 5-1 引脚功能
引脚 类型 说明
名称 否
DAC 输出
DACOUTA- A13 O DAC 通道 A 模拟输出负极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。
DACOUTA+ A11 O DAC 通道 A 模拟输出正极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。
DACOUTB- U13 O DAC 通道 B 模拟输出负极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。
DACOUTB+ U11 O DAC 通道 B 模拟输出正极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。
差分时钟和 SYSREF 输入
CLK- P17 I 器件时钟输入负极端子。CLK+ 和 CLK- 之间有一个内部 100Ω 差分端接。该输入为自偏置输入，应与时钟源进行交流耦合。
CLK+ N17 I 器件时钟输入正极端子。CLK+ 和 CLK- 之间有一个内部 100Ω 差分端接。该输入为自偏置输入，应与时钟源进行交流耦合。
SYSREF- E17 I 差分 JESD204C SYSREF 输入负端子。SYSREF+ 和 SYSREF- 之间有一个内部 100Ω 差分端接。如果为交流耦合，则该输入会自偏置。如果为直流耦合，则输入共模必须满足建议运行条件中的 VCMI 规格。
SYSREF+ D17 I 差分 JESD204C SYSREF 输入负端子。SYSREF+ 和 SYSREF- 之间有一个内部 100Ω 差分端接。
串行器/解串器接口
0SRX- A7 I 串行器/解串器通道 0 负输入。包括到 0SRX+ 的 100Ω 内部终端。
0SRX+ A8 I 串行器/解串器通道 0 正输入。包括到 0SRX- 的 100Ω 内部终端。
1SRX- B7 I 串行器/解串器通道 1 负输入。包括到 1SRX+ 的100Ω 内部终端。
1SRX+ B8 I 串行器/解串器通道 1 正输入。包括到 1SRX- 的 100Ω 内部终端。
2SRX- A4 I 串行器/解串器通道 2 负输入。包括到 2SRX+ 的 100Ω 内部终端。
2SRX+ A5 I 串行器/解串器通道 2 正输入。包括到 2SRX- 的 100Ω 内部终端。
3SRX- B4 I 串行器/解串器通道 3 负输入。包括到 3SRX+ 的 100Ω 内部终端。
3SRX+ B5 I 串行器/解串器通道 3 正输入。包括到 3SRX- 的 100Ω 内部终端。
4SRX- D1 I 串行器/解串器通道 4 负输入。包括到 4SRX+ 的 100Ω 内部终端。
4SRX+ C1 I 串行器/解串器通道 4 正输入。包括到 4SRX- 的 100Ω 内部终端。
5SRX- D2 I 串行器/解串器通道 5 负输入。包括到 5SRX+ 的 100Ω 内部终端。
5SRX+ C2 I 串行器/解串器通道 5 正输入。包括到 5SRX- 的 100Ω 内部终端。
6SRX- G1 I 串行器/解串器通道 6 负输入。包括到 6SRX+ 的 100Ω 内部终端。
6SRX+ F1 I 串行器/解串器通道 6 正输入。包括到 6SRX- 的 100Ω 内部终端。
7SRX- G2 I 串行器/解串器通道 7 负输入。包括到 7SRX+ 的 100Ω 内部终端。
7SRX+ F2 I 串行器/解串器通道 7 正输入。包括到 7SRX- 的 100Ω 内部终端。
8SRX- U8 I 串行器/解串器通道 8 负输入。包括到 8SRX+ 的 100Ω 内部终端。
8SRX+ U7 I 串行器/解串器通道 8 正输入。包括到 8SRX- 的 100Ω 内部终端。
9SRX- T8 I 串行器/解串器通道 9 负输入。包括到 9SRX+ 的 100Ω 内部终端。
9SRX+ T7 I 串行器/解串器通道 9 正输入。包括到 9SRX- 的 100Ω 内部终端。
10SRX- U5 I 串行器/解串器通道 10 负输入。包括到 10SRX+ 的 100Ω 内部终端。
10SRX+ U4 I 串行器/解串器通道 10 正输入。包括到 10SRX- 的 100Ω 内部终端。
11SRX- T5 I 串行器/解串器通道 11 负输入。包括到 11SRX+ 的 100Ω 内部终端。
11SRX+ T4 I 串行器/解串器通道 11 正输入。包括到 11SRX- 的 100Ω 内部终端。
12SRX- R1 I 串行器/解串器通道 12 负输入。包括到 12SRX+ 的 100Ω 内部终端。
12SRX+ P1 I 串行器/解串器通道 12 正输入。包括到 12SRX- 的 100Ω 内部终端。
13SRX- R2 I 串行器/解串器通道 13 负输入。包括到 13SRX+ 的 100Ω 内部终端。
13SRX+ P2 I 串行器/解串器通道 13 正输入。包括到 13SRX- 的 100Ω 内部终端。
14SRX- M1 I 串行器/解串器通道 14 负输入。包括到 14SRX+ 的 100Ω 内部终端。
14SRX+ L1 I 串行器/解串器通道 14 正输入。包括到 14SRX- 的 100Ω 内部终端。
15SRX- M2 I 串行器/解串器通道 15 负输入。包括到 15SRX+ 的 100Ω 内部终端。
15SRX+ L2 I 串行器/解串器通道 15 正输入。包括到 15SRX- 的 100Ω 内部终端。
GPIO 函数
ALARM E3 O 当检测到内部未屏蔽警报时，ALARM 引脚被置为有效。报警屏蔽由 ALM_MASK 寄存器设置。没有上拉或下拉。
RESET E5 I 器件复位输入，低电平有效。必须在上电后切换。内部上拉。
SCANEN F3 I 仅供 TI 使用，可以保持未连接状态。内部下拉电阻。
SCLK J1 I 串行编程接口 (SPI) 时钟输入。没有上拉或下拉。
SCS K3 I 串行编程接口 (SPI) 器件选择输入，低电平有效。内部上拉。
SDI J3 I 串行编程接口 (SPI) 数据输入。没有上拉或下拉。
SDO J2 O 串行编程接口 (SPI) 数据输出。不读取 SPI 数据时具有高阻抗。没有上拉或下拉。
SYNC E4 I/O JESD204C SYNC 输出，低电平有效。用作输入时上拉激活。
TRIG0 D9 I 触发接口焊球 0。也用作 FR 接口的数据输入 0。内部下拉电阻。
TRIG1 D8 I 触发接口焊球 1。也用作 FR 接口的数据输入 1。内部下拉电阻。
TRIG2 D7 I 触发接口焊球 2。也用作 FR 接口的数据输入 2。内部下拉电阻。
TRIG3 D6 I 触发接口焊球 3。也用作 FR 接口的数据输入 3。内部下拉电阻。
TRIG4 D5 I 触发接口焊球 4。也用作 FR 接口的芯片选择输入。内部下拉电阻。
TRIGCLK D4 I/O 触发接口时钟。用作 FR 接口的输入时钟或触发接口的输出时钟。内部下拉电阻。
TXEN0 G3 I 用于使 DAC 输出静音或进入“应用休眠”的引脚控制（请参阅 TX_EN_SEL）。另请参阅“发送使能”。内部上拉。
TXEN1 H3 I 用于使 DAC 输出静音或进入“应用休眠”的引脚控制（请参阅 TX_EN_SEL）。另请参阅“发送使能”。内部上拉。
模拟功能
ATEST P9 O 模拟测试引脚。可在不使用时保持断开。
EXTREF K17 I/O 基准电压输出或输入，由 EXTREF_EN 寄存器字段确定。如果使用内部基准，则应将焊球通过 0.1uF 连接至 AGND。
RBIAS- H17 O 满量程输出电流偏置由从该端子连接到 RBIAS+ 的电阻器设置。
RBIAS+ J17 O 满量程输出电流偏置由从该端子连接到 RBIAS- 的电阻器设置。
TDIODE+ P10 I 温度二极管正极端子（由外部电路感测）
TDIODE- R10 I 温度二极管负极端子（由外部电路感测）
TMSTPA+ A15 O 保留。
TMSTPA- A16 O 保留。
TMSTPB+ U15 O 保留。
TMSTPB- U16 O 保留。
电源
注： 建议每个电源引脚使用一个低 ESL 0.1μF 去耦电容器
VDDA18A G16、G17 I DAC 通道 A 的电源电压为 1.8V。可与 VDDA18B 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VDDA18B L16、L17 I DAC 通道 A 的电源电压为 1.8V。可与 VDDA18A 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VDDCLK08 J11、F12、H12、K12、M12、E13、G13、L13、N13 I 内部采样时钟分配路径的 0.8V 电源电压。该电源上的噪声或杂散可能会降低相位噪声性能。为了获得出色性能，建议将 VDDDIG 和 VDDLA/B 分开。
VDDCLK18 L14、M14 I 时钟 (CLK+/-) 输入缓冲器使用的 1.8V 电源电压。该电源上的噪声或杂散可能会降低相位噪声性能。
VDDCP18 J13、J14 I 数据转换器 PLL 1.8V 电源。
VDDDIG G4、J4、L4、F5、H5、K5、M5、N5、G6、J6、L6、H7、K7、G8、J8、L8、H9、K9 I 数字块的 0.8V 电源电压。为了获得出色性能，建议将 VDDLA/B 和 VDDCLK 分开。
VDDEA F10，G10 I 通道 A DAC 编码器的 0.8V 电源电压。为了获得出色性能，建议与 VDDDIG 分开。可以与 VDDEB 结合使用。
VDDEB L10，M10 I 通道 B DAC 编码器使用的 0.8V 电源电压。为了获得出色性能，建议与 VDDDIG 分开。可以与 VDDEA 结合使用。
VDDIO C9、C10 I CMOS 输入和输出端子使用的 1.8V 电源。
VDDLA F11，H11 I 通道 A 的 DAC 模拟锁存器采用 0.8V 电源，独立于 VDDLB 以实现良好的通道间串扰 (XTALK)。必须与 VDDDIG 分开以获得出色性能。
VDDLB K11，M11 I 通道 B 的 DAC 模拟锁存器采用 0.8V 电源，独立于 VDDLA 以实现良好的通道间串扰 (XTALK)。必须与 VDDDIG 分开以获得出色性能。
VDDR18 N4、P4 I 串行器/解串器接收器使用的 1.8V 电源电压。
VDDSP18 J10 I 串行器/解串器 PLL 1.8V 电源。
VDDSYS18 F14、G14 I SYSREF (SYSREF+/–) 输入缓冲器使用的 1.8V 电源电压。当 SYSREF 在正常运行期间被禁用时，可与 VDDCLK18 组合使用。当 SYSREF 在工作期间持续运行时，该电源应与 VDDCLK18 分离，以避免噪声和杂散耦合并降低相位噪声性能。
VDDT C3、D3、L3、M3、N3、P3、R3、C4、R4、C5、R5、C6、R6、C7、F7、M7、R7、C8、F8、M8、R8、F9、M9 I 串行器/解串器端接使用的 0.8V 电源电压。
VEEAM18 C12、D12、C13、D13、C14、D14 I 通道 A 的 DAC 电流源偏置使用 –1.8V 电源电压。可与 VEEBM18 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VEEBM18 P12、R12、P13、R13、P14、R14 I 通道 B 的 DAC 电流源偏置使用 –1.8V 电源电压。可与 VEEAM18 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VQPS P6，P7 I 仅供 TI 使用。可在正常工作期间连接至 DGND。
接地
AGND A10、B10、D10、E10、N10、T10、U10、B11、C11、D11、P11、R11、T11、B12、A12、T12、U12、B13、T13、A14、B14、T14、U14、B15、C15、D15、P15、R15、T15、B16、H16、J16、K16、T16、A17、B17、T17、U17 - 模拟地。
DGND A1、B1、E1、H1、K1、N1、T1、U1、A2、B2、E2、H2、K2、N2、T2、U2、A3、B3、T3、U3、F4、H4、K4、M4、G5、J5、L5、P5、A6、B6、E6、F6、H6、K6、M6、N6、T6、U6、E7、G7、J7、L7、N7、E8、H8、K8、N8、P8、A9、B9、E9、G9、J9、L9、N9、R9、T9、U9、H10、K10 - 数字地。
VSSCLK E11、G11、L11、N11、E12、G12、J12、L12、N12、F13、H13、K13、M13、E14、H14、K14、N14、E15、F15、G15、H15、J15、K15、L15、M15、N15、C16、D16、E16、F16、M16、N16、P16、R16、C17、F17、M17、R17 - 时钟接地。